本文關(guān)鍵詞：X-DSP乘法部件的設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：X-DSP是一款自主研制的高性能多核數(shù)字信號(hào)處理器,目標(biāo)主頻為1GHz,支持定點(diǎn)和浮點(diǎn)操作。乘法部件是高性能DSP的重要組成部分,通過對(duì)國內(nèi)外已有技術(shù)的研究,本文設(shè)計(jì)實(shí)現(xiàn)了一種高性能SIMD乘法器結(jié)構(gòu),以滿足X-DSP對(duì)并行性、實(shí)時(shí)性、高效性和穩(wěn)定性的要求。主要內(nèi)容有:1、乘法部件的設(shè)計(jì)包括乘法、有限域和邏輯三個(gè)運(yùn)算模塊,以及異常處理機(jī)制。乘法類運(yùn)算模塊設(shè)計(jì)了一種基于兩級(jí)操作數(shù)分配網(wǎng)絡(luò)的高性能SIMD乘法器結(jié)構(gòu),該乘法器由16個(gè)16位乘法陣列構(gòu)成,采用4級(jí)流水線結(jié)構(gòu),可完成不同位寬的乘法、乘加運(yùn)算,支持定點(diǎn)和浮點(diǎn)操作;另外,為提高16位乘法單元的運(yùn)算速度設(shè)計(jì)了一種三級(jí)壓縮陣列,較傳統(tǒng)壓縮結(jié)構(gòu)來說延時(shí)減少了12%。有限域運(yùn)算模塊根據(jù)Galois域多項(xiàng)式乘法的半伸縮算法來實(shí)現(xiàn)設(shè)計(jì)。邏輯運(yùn)算模塊主要進(jìn)行位域的運(yùn)算和平均值的運(yùn)算,根據(jù)功能描述分為擴(kuò)展、翻轉(zhuǎn)、交互解互、移位和求平均值五個(gè)模塊實(shí)現(xiàn)。異常處理模塊結(jié)合乘法部件異常產(chǎn)生的原因?qū)崿F(xiàn)了操作碼異常、讀異常和寫異常的檢測(cè)機(jī)制以及相應(yīng)的處理機(jī)制。2、根據(jù)乘法部件各個(gè)模塊的特點(diǎn),開發(fā)相應(yīng)的定向測(cè)試向量,并以產(chǎn)生的定向測(cè)試向量為“種子”進(jìn)行偽隨機(jī)測(cè)試;然后,依據(jù)形式驗(yàn)證中等價(jià)性原理,利用等價(jià)性檢查工具(ATEC)將設(shè)計(jì)的乘法單元與黃金模型進(jìn)行斷言驗(yàn)證,以保證設(shè)計(jì)模型與參考模型在功能上完全等價(jià),從而說明設(shè)計(jì)的乘法單元功能的正確性;最后,搭建FPGA驗(yàn)證平臺(tái)對(duì)X-DSP內(nèi)核做仿真測(cè)試,運(yùn)行圖形編解碼、基礎(chǔ)線性子程序和其它大型函數(shù)庫等程序,檢驗(yàn)結(jié)果是否正確。3、對(duì)乘法部件關(guān)鍵路徑上的時(shí)序以及非關(guān)鍵路徑上的面積進(jìn)行優(yōu)化,采用結(jié)構(gòu)調(diào)整、平衡流水棧以及合并寄存器等方法,經(jīng)過多次優(yōu)化后,乘法部件的時(shí)序減少了8.3%,邏輯級(jí)數(shù)減少了46.5%。在40nm CMOS工藝下,采用Synopsys公司Design Complier Topographical工具對(duì)乘法運(yùn)算單元綜合,在Worst Case情況下乘法部件的性能都達(dá)到設(shè)計(jì)要求:主頻為1GHz,面積為150941.5μm2,靜態(tài)功耗和動(dòng)態(tài)功耗分別為4.9877mW和13.1461 mW。
【關(guān)鍵詞】：SIMD 流水線 異常 ATEC驗(yàn)證 FPGA 綜合
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332.2

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本文編號(hào)：363879