一方面,隨著集成電路（IC）設(shè)計(jì)技術(shù)和制造工藝的不斷發(fā)展,市場需求不斷增加,如何在規(guī)定的時(shí)間內(nèi)完成復(fù)雜的設(shè)計(jì)已經(jīng)成為越來越多的設(shè)計(jì)人員經(jīng)常要面對(duì)的問題。另一方面,在需求牽引和技術(shù)推動(dòng)的雙重作用下,出現(xiàn)了將整個(gè)系統(tǒng)集成在一個(gè)芯片上的概念,即所謂的片上系統(tǒng)（SoC）。那些面積小、速度快、功耗低、可靠性好的設(shè)計(jì)具有很大的IP價(jià)值,將被集成系統(tǒng)復(fù)用。不管是IC設(shè)計(jì)還是SoC中的IP設(shè)計(jì),物理設(shè)計(jì)都是一個(gè)重點(diǎn)和難點(diǎn)問題。由于工藝參數(shù)的縮小,隨之出現(xiàn)的許多新的問題將變得更加復(fù)雜,如串?dāng)_、電遷移問題等。物理設(shè)計(jì)是頂層體系規(guī)劃和底層建模的橋梁,在整個(gè)設(shè)計(jì)周期中占據(jù)越來越重要的位置。本文在YHFT-Dx芯片的IP化基礎(chǔ)上,對(duì)物理設(shè)計(jì)中關(guān)注的一系列問題進(jìn)行了研究,其中D3 IP已經(jīng)交付用戶使用。本文主要工作包括:1.布局規(guī)劃作為物理設(shè)計(jì)中的關(guān)鍵步驟,其好壞直接影響布局布線的效果。本文針對(duì)DSP結(jié)構(gòu)特征對(duì)布局規(guī)劃階段硬核模塊的排列和調(diào)整方法,以及對(duì)基于標(biāo)準(zhǔn)單元區(qū)域的布局規(guī)劃方法進(jìn)行了分析和研究,并給出了兩個(gè)IP核較好的布局規(guī)劃方案。2.電源壓降和電遷移問題變得十分重要,電源需要供應(yīng)到每個(gè)邏輯單元,電源網(wǎng)格將... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：92 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

offset沒有設(shè)置時(shí)對(duì)布線的影響

實(shí)際上該問題與通常所說的“1/2”規(guī)則[8]類似。圖3一3offset的設(shè)置及P州的位置圖3一4offset沒有設(shè)置時(shí)對(duì)布線的影響3.3基本參數(shù)的設(shè)置3.3.1時(shí)序參數(shù)的設(shè)置先介紹最簡單的同步時(shí)序模型，即兩個(gè)相鄰寄存器之間的數(shù)據(jù)通路，兩寄存器的時(shí)鐘端受同一個(gè)時(shí)鐘的控制，該模型是數(shù)字同步時(shí)序電路分析的基礎(chǔ)，如圖第16頁

一lslieing劃

【參考文獻(xiàn)】：
期刊論文
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本文編號(hào)：3599399