發(fā)布時(shí)間：2022-01-01 09:56

　　隨著CPU、DSP等器件的處理速度迅速提高,對(duì)內(nèi)存的速度和各方面的需求迅速增加。早期的SDRAM工作頻率發(fā)展到133MHz已到極限,成為系統(tǒng)性能的瓶頸。DDR（雙倍數(shù)據(jù)率）技術(shù)隨之應(yīng)運(yùn)而生,目前DDR4的性能已經(jīng)可以達(dá)到3 200Mbps級(jí)別。DDR PHY作為存儲(chǔ)控制器和DRAM顆粒物理接口之間的通用接口,是制約DDR讀寫速度提升的關(guān)鍵。本文以TSMC 28nm工藝的DDR PHY設(shè)計(jì)為例,結(jié)合Innovus工具,在描述流程之外,重點(diǎn)研究解決了后端物理設(shè)計(jì)中時(shí)序路徑的時(shí)間預(yù)算、延時(shí)優(yōu)化、路徑對(duì)齊等問題。最后該DDR PHY在一款工業(yè)級(jí)DSP中成功集成,并且板級(jí)測(cè)試結(jié)果表明其物理設(shè)計(jì)結(jié)果達(dá)到指標(biāo)要求。 

【文章來源】：雷達(dá)科學(xué)與技術(shù). 2020,18(04)北大核心

【文章頁數(shù)】：4 頁

【部分圖文】：

DDR PHY的結(jié)構(gòu)圖

路徑對(duì)齊是DDR PHY時(shí)序路徑設(shè)計(jì)的最大難點(diǎn)。如圖2所示，在所有延遲角落下，路徑對(duì)齊要求如下：同一個(gè)data slice和同一個(gè)address slice的輸出信號(hào)間的延遲偏移均不能超過75ps，同一個(gè)address control slice的輸出信號(hào)間的延遲偏移不能超過85ps;memory clock slice的輸出信號(hào)的延遲要大于所有data slice和address slice的輸出信號(hào)間的延遲，且它們之間的延遲偏移不能超過125ps;address slice、address control slice和memory clock slice的輸出信號(hào)間的延遲偏移不能超過150ps；所有DDR PHY的輸出信號(hào)之間的延遲偏移不能超過170ps。3 基于Innovus的設(shè)計(jì)方法

項(xiàng)目選取DCCK單元中閾值電壓為LVT、驅(qū)動(dòng)能力為X8/12/16的緩沖器（buffer）和反相器（inverter）作為DDR PHY時(shí)鐘路徑的驅(qū)動(dòng)單元，方法如圖3所示。3.2 利用insertion delay

【參考文獻(xiàn)】：
期刊論文
[1]基于Innovus的低功耗物理設(shè)計(jì)[J]. 戈喆,王志鴻,厲媛玥.  電子技術(shù)應(yīng)用. 2016(08)
[2]ASIC/SoC后端設(shè)計(jì)作業(yè)流程剖析[J]. 秦曉凌,潘中平.  中國集成電路. 2002(07)

碩士論文
[1]28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計(jì)[D]. 高明.東南大學(xué) 2016
[2]基于28納米工藝的光通信芯片低功耗物理設(shè)計(jì)[D]. 沈良偉.電子科技大學(xué) 2014
[3]基于65nm DDR PHY數(shù)字后端設(shè)計(jì)方法的研究[D]. 盧俊.復(fù)旦大學(xué) 2010



本文編號(hào)：3562134