隨著CPU、DSP等器件的處理速度迅速提高,對內(nèi)存的速度和各方面的需求迅速增加。早期的SDRAM工作頻率發(fā)展到133MHz已到極限,成為系統(tǒng)性能的瓶頸。DDR（雙倍數(shù)據(jù)率）技術(shù)隨之應(yīng)運而生,目前DDR4的性能已經(jīng)可以達到3 200Mbps級別。DDR PHY作為存儲控制器和DRAM顆粒物理接口之間的通用接口,是制約DDR讀寫速度提升的關(guān)鍵。本文以TSMC 28nm工藝的DDR PHY設(shè)計為例,結(jié)合Innovus工具,在描述流程之外,重點研究解決了后端物理設(shè)計中時序路徑的時間預(yù)算、延時優(yōu)化、路徑對齊等問題。最后該DDR PHY在一款工業(yè)級DSP中成功集成,并且板級測試結(jié)果表明其物理設(shè)計結(jié)果達到指標(biāo)要求。 

【文章來源】：雷達科學(xué)與技術(shù). 2020,18(04)北大核心

【文章頁數(shù)】：4 頁

【部分圖文】：

DDR PHY的結(jié)構(gòu)圖

路徑對齊是DDR PHY時序路徑設(shè)計的最大難點。如圖2所示，在所有延遲角落下，路徑對齊要求如下：同一個data slice和同一個address slice的輸出信號間的延遲偏移均不能超過75ps，同一個address control slice的輸出信號間的延遲偏移不能超過85ps;memory clock slice的輸出信號的延遲要大于所有data slice和address slice的輸出信號間的延遲，且它們之間的延遲偏移不能超過125ps;address slice、address control slice和memory clock slice的輸出信號間的延遲偏移不能超過150ps；所有DDR PHY的輸出信號之間的延遲偏移不能超過170ps。3 基于Innovus的設(shè)計方法

項目選取DCCK單元中閾值電壓為LVT、驅(qū)動能力為X8/12/16的緩沖器（buffer）和反相器（inverter）作為DDR PHY時鐘路徑的驅(qū)動單元，方法如圖3所示。3.2 利用insertion delay

【參考文獻】：
期刊論文
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碩士論文
[1]28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計[D]. 高明.東南大學(xué) 2016
[2]基于28納米工藝的光通信芯片低功耗物理設(shè)計[D]. 沈良偉.電子科技大學(xué) 2014
[3]基于65nm DDR PHY數(shù)字后端設(shè)計方法的研究[D]. 盧俊.復(fù)旦大學(xué) 2010



本文編號：3562134