發(fā)布時(shí)間：2021-10-17 17:56

　　隨著多核及眾核技術(shù)的不斷發(fā)展,處理器與主存之間的延時(shí)和帶寬差距越來越大。為了緩解這一差距,多級(jí)緩存系統(tǒng)已成為現(xiàn)代多核／眾核處理器設(shè)計(jì)中不可或缺的一部分,并且變得越來越復(fù)雜。由于緩存系統(tǒng)性能對(duì)于程序整體執(zhí)行性能至關(guān)重要,因此,多核緩存系統(tǒng)優(yōu)化及評(píng)測(cè)工作一直以來都是計(jì)算機(jī)體系結(jié)構(gòu)研究的熱點(diǎn)和重點(diǎn)之一。當(dāng)前多核緩存系統(tǒng)相關(guān)研究主要集中在以下四個(gè)方面。第一、針對(duì)現(xiàn)有多核緩存系統(tǒng)的軟件優(yōu)化,包括程序局部性優(yōu)化和軟件數(shù)據(jù)預(yù)取技術(shù)等。第二、針對(duì)現(xiàn)有多核緩存系統(tǒng)的評(píng)測(cè)工作,主要為軟件優(yōu)化提供支持。第三、針對(duì)多核緩存系統(tǒng)硬件設(shè)計(jì)的優(yōu)化,主要關(guān)注硬件緩存如何組織設(shè)計(jì)從而進(jìn)一步提高緩存系統(tǒng)性能。第四、針對(duì)多核緩存系統(tǒng)硬件設(shè)計(jì)的評(píng)測(cè)工作,主要基于多核（緩存）模擬器評(píng)測(cè)平臺(tái)。然而現(xiàn)有多核緩存系統(tǒng)優(yōu)化及評(píng)測(cè)工作仍然存在一些缺點(diǎn)與不足。首先,當(dāng)前針對(duì)現(xiàn)有眾核緩存系統(tǒng)評(píng)測(cè)工作主要采用基于持續(xù)時(shí)間較長(zhǎng)事件的微基準(zhǔn)測(cè)試方法,對(duì)緩存系統(tǒng)延時(shí)和帶寬進(jìn)行評(píng)測(cè),而忽略了數(shù)據(jù)預(yù)取相關(guān)的緩存微體系結(jié)構(gòu)特征評(píng)測(cè)。并且這些微基準(zhǔn)測(cè)試評(píng)測(cè)方法并未系統(tǒng)考慮可能對(duì)微基準(zhǔn)測(cè)試行為造成干擾的影響因素。其次,現(xiàn)有軟件預(yù)取工作從來沒有考慮數(shù)據(jù)預(yù)取時(shí)多... 

【文章來源】：復(fù)旦大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：130 頁

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
ABSTRACT
第一章 引言
    1.1 多核緩存系統(tǒng)研究背景及意義
    1.2 工作動(dòng)機(jī)及相關(guān)研究
        1.2.1 現(xiàn)有體系結(jié)構(gòu)評(píng)測(cè)工作
        1.2.2 數(shù)據(jù)預(yù)取等緩存系統(tǒng)優(yōu)化工作
        1.2.3 多核緩存模擬器相關(guān)工作
    1.3 本文主要工作及貢獻(xiàn)
    1.4 本文結(jié)構(gòu)安排
第二章 現(xiàn)有眾核緩存微體系結(jié)構(gòu)評(píng)測(cè)
    2.1 引言
    2.2 Intel Xeon Phi眾核處理器背景知識(shí)
        2.2.1 Xeon Phi眾核體系結(jié)構(gòu)
        2.2.2 軟件編程環(huán)境
    2.3 工作動(dòng)機(jī)及相關(guān)研究
    2.4 緩存微體系結(jié)構(gòu)評(píng)測(cè)方法
        2.4.1 極短時(shí)間事件評(píng)測(cè)方法
        2.4.2 評(píng)測(cè)影響因素及設(shè)計(jì)原則
    2.5 微基準(zhǔn)測(cè)試實(shí)現(xiàn)及評(píng)測(cè)結(jié)果
        2.5.1 延時(shí)評(píng)測(cè)
        2.5.2 軟件預(yù)取評(píng)測(cè)
        2.5.3 硬件預(yù)取評(píng)測(cè)
        2.5.4 片外訪存帶寬評(píng)測(cè)
        2.5.5 緩存微體系結(jié)構(gòu)評(píng)測(cè)參數(shù)匯總
    2.6 討論
    2.7 小結(jié)
第三章 多級(jí)緩存系統(tǒng)下的協(xié)同數(shù)據(jù)預(yù)取
    3.1 引言
    3.2 工作動(dòng)機(jī)與相關(guān)研究
        3.2.1 多級(jí)緩存下協(xié)同軟件預(yù)取的動(dòng)機(jī)
        3.2.2 數(shù)據(jù)預(yù)取相關(guān)工作
    3.3 多級(jí)緩存下的協(xié)同預(yù)取
        3.3.1 協(xié)同軟件預(yù)取的對(duì)象
        3.3.2 協(xié)同軟件預(yù)取插入位置
        3.3.3 協(xié)同軟件預(yù)取的時(shí)間點(diǎn)
        3.3.4 同時(shí)多線程下的協(xié)同軟件預(yù)取
    3.4 分級(jí)協(xié)同軟件預(yù)取編譯器框架
    3.5 實(shí)驗(yàn)評(píng)測(cè)
        3.5.1 實(shí)驗(yàn)環(huán)境
        3.5.2 單線程協(xié)同預(yù)取結(jié)果
        3.5.3 多線程協(xié)同預(yù)取結(jié)果
        3.5.4 同時(shí)多線程協(xié)同預(yù)取結(jié)果
    3.6 討論
        3.6.1 與基于幫助線程的預(yù)取技術(shù)的比較
        3.6.2 分級(jí)協(xié)同預(yù)取算法在亂序多核處理器上的應(yīng)用
    3.7 小結(jié)
第四章 多核緩存模擬器擴(kuò)展研究
    4.1 引言
    4.2 工作動(dòng)機(jī)與相關(guān)研究
        4.2.1 主流多核模擬器及其組織方式
        4.2.2 緊耦合多核模擬器局限性
        4.2.3 松耦合可擴(kuò)展模擬器相關(guān)工作
        4.2.4 模擬器加速相關(guān)工作
    4.3 松耦合可擴(kuò)展緩存模擬器精確性影響因素分析
        4.3.1 各影響因素分析
        4.3.2 各因素影響評(píng)估
    4.4 松耦合周期精確可擴(kuò)展緩存模擬器設(shè)計(jì)與實(shí)現(xiàn)
        4.4.1 設(shè)計(jì)概要
        4.4.2 各影響因素出錯(cuò)檢測(cè)機(jī)制
        4.4.3 各影響因素出錯(cuò)恢復(fù)機(jī)制
    4.5 可擴(kuò)展體系結(jié)構(gòu)無關(guān)通用接口設(shè)計(jì)
        4.5.1 功能/時(shí)序模擬模塊交互接口設(shè)計(jì)
        4.5.2 片上系統(tǒng)應(yīng)用程序擴(kuò)展庫接口設(shè)計(jì)
    4.6 Transformer性能評(píng)估
    4.7 Transformer可擴(kuò)展性評(píng)測(cè)
        4.7.1 新功能/時(shí)序模擬模塊擴(kuò)展評(píng)估
        4.7.2 基于FPGA的IP核擴(kuò)展評(píng)估
    4.8 小結(jié)
第五章 總結(jié)與展望
    5.1 工作總結(jié)
    5.2 工作展望
參考文獻(xiàn)
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致謝



本文編號(hào)：3442182