本論文采用基于IP復(fù)用技術(shù)的設(shè)計(jì)原則和方法對(duì)PCI總線(xiàn)主設(shè)備控制器IPCORE的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究。在深入分析和理解PCI總線(xiàn)協(xié)議的基礎(chǔ)上,以FPGA為硬件平臺(tái),采用自頂向下的設(shè)計(jì)方法和自底向上的驗(yàn)證策略,成功實(shí)現(xiàn)了IP CORE與PCI總線(xiàn)的接口連接。論文側(cè)重于對(duì)PCI總線(xiàn)協(xié)議的實(shí)現(xiàn),提出了IP CORE的總體設(shè)計(jì)方案,分析了各個(gè)模塊的功能作用,給出了PCI配置空間、單周期讀、寫(xiě)交易、DMA傳輸和中斷處理的詳細(xì)設(shè)計(jì)過(guò)程,并根據(jù)FPGA的驗(yàn)證方法對(duì)IP CORE進(jìn)行了功能仿真,布局布線(xiàn)后的時(shí)序仿真和PCB板卡的硬件調(diào)試。證明了IP CORE的設(shè)計(jì)完成了要求的功能。論文提出的IP復(fù)用技術(shù),良好的代碼設(shè)計(jì)原則和完整的驗(yàn)證策略對(duì)提高設(shè)計(jì)的靈活性和集成度,確保產(chǎn)品的可靠性和穩(wěn)定性都有一定的參考價(jià)值。 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：70 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

LogiCORE內(nèi)部結(jié)構(gòu)框圖

而不得不終止傳輸，即所謂的超時(shí)。究其超時(shí)的原因，不是目標(biāo)設(shè)備產(chǎn)生的訪(fǎng)問(wèn)延時(shí)，就是要做的操作耗時(shí)太長(zhǎng)。如圖3.4所示，在時(shí)鐘3處，主設(shè)備撤銷(xiāo)了FRAME#信號(hào)而建立了IRDY#，說(shuō)明它己得知目前的操作已完成，便以此方式提出終止，而此時(shí)TRDY#也正好有效，故最后一個(gè)數(shù)據(jù)被傳輸，當(dāng)時(shí)鐘4到來(lái)時(shí)，IRDY#己撤銷(xiāo)，因?yàn)榇藭r(shí)傳輸己經(jīng)完成

3.3.5PCI總線(xiàn)上的設(shè)備選擇信號(hào)一個(gè)設(shè)備是否被選中，是由DEVSEL#信號(hào)來(lái)指示的。DEVSEL#由當(dāng)前傳輸中的目標(biāo)設(shè)備所驅(qū)動(dòng)，如圖3.5所示。CLKF隊(duì)ME翻口一IRDY禪TRDY禪DEvsE“一‘。一及通必誕級(jí)隨亙辦應(yīng)乙--一‘-圖3.5設(shè)備選擇的時(shí)序關(guān)系DEVSEL#信號(hào)可在地址段之后的1個(gè)、2個(gè)或3個(gè)時(shí)鐘處被驅(qū)動(dòng)，具體時(shí)刻可在配置空間的狀態(tài)寄存器中指定。DEVSEL#的有效必須早于或同時(shí)于目標(biāo)設(shè)備的TRDY#、STOP#或讀數(shù)據(jù)的時(shí)鐘邊沿，也就是說(shuō)，一個(gè)目標(biāo)設(shè)備要先置DEVSEL#有效后才能發(fā)出其它目標(biāo)響應(yīng)信號(hào)。一旦目標(biāo)設(shè)備確定了DEVSEL#信號(hào)，就不能在FRAME#被撤銷(xiāo)而IRDY#有效時(shí)和最后數(shù)據(jù)段完成之前撤銷(xiāo)它。在正常的主設(shè)備終止情況下，DEVSEL#的撤銷(xiāo)必須與TRDY#的撤銷(xiāo)同時(shí)發(fā)生。如果在FRAME#有效后的3個(gè)時(shí)鐘周期內(nèi)，沒(méi)有設(shè)備發(fā)出DEVSEL#，則按負(fù)向譯碼的設(shè)備便可以置DEVSEL#有效并擁有傳輸?shù)臋?quán)力。倘若整個(gè)系統(tǒng)中沒(méi)有一個(gè)負(fù)向譯碼的設(shè)備，則主設(shè)備就收不到有效的DEVSEL#信號(hào)

【參考文獻(xiàn)】：
期刊論文
[1]FPGA實(shí)現(xiàn)PCI總線(xiàn)接口技術(shù)[J]. 郭天天,盧煥章,常青.  電子產(chǎn)品世界. 2002(08)



本文編號(hào)：3439896