發(fā)布時間：2021-10-16 13:10

　　多種來源的漏電流和寄生電容會引起DRAM的故障。在DRAM開發(fā)期間,工程師需仔細評估這些故障模式,當(dāng)然也應(yīng)該考慮工藝變化對漏電流和寄生電容的影響。通過使用預(yù)期工藝流程和工藝變化來"虛擬"構(gòu)建3D器件,然后分析不同工藝條件下的寄生和晶體管效應(yīng),可以簡化DRAM的下一代尋徑過程。 

【文章來源】：中國電子商情(基礎(chǔ)電子). 2020,(Z2)

【文章頁數(shù)】：4 頁

【部分圖文】：

DRAM存儲單元；(b)單元晶體管中的柵誘導(dǎo)漏極泄漏電流(GIDL);(c)位線接觸(BLC)與存儲節(jié)點接觸(SNC)之間的電介質(zhì)泄漏；(d)DRAM電容處的電介質(zhì)泄漏

虛擬制造平臺SEMulator3D可使用設(shè)計和工藝流數(shù)據(jù)來構(gòu)建DRAM器件的3D模型。完成器件的“虛擬”制造之后，用戶可通過SEMulator3D查看器從任意方向觀察漏電路徑，并且可以計算推導(dǎo)出總的漏電值。這一功能對了解工藝變化對DRAM漏電流的影響大有幫助。SEMulator3D中的漂移/擴散求解器能提供電流-電壓(IV)分析，包括GIDL和結(jié)點漏電計算，以實現(xiàn)一體化設(shè)計技術(shù)的協(xié)同優(yōu)化。用戶還可以通過改變設(shè)計結(jié)構(gòu)、摻雜濃度和偏置強度，來查看漏電值的變化。圖3(a)和(b)帶BLC殘留和不帶BLC殘留結(jié)構(gòu)中BLC和SNC之間的漏電流；(c)電壓掃描下總漏電流的變化

圖2(a)在不同漏極電壓下，柵極電壓和漏極電流的變化曲線；(b)在不同柵極氧化層厚度(+/-1nm)下，柵極電壓和漏極電流的變化曲線圖2表明GIDL會隨著柵極氧化層厚度的變化而增加。柵極氧化層越薄，建模器件的柵極與漏極之間的電勢越高。


本文編號：3439864