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高速1553B總線接口的設(shè)計及實現(xiàn)

發(fā)布時間:2021-09-25 20:43
  1553B總線的高速、高可靠性、實時性等特點使其在軍事、民用領(lǐng)域得到廣泛應(yīng)用,已經(jīng)發(fā)展為國際公認的數(shù)據(jù)總線標準。1553B總線系統(tǒng)中最關(guān)鍵部分是總線接口處理器,由于1553B總線接口芯片設(shè)計的復雜性,現(xiàn)在市場上可用的芯片多從國外公司進口,價格高昂,最新一代產(chǎn)品仍然對華禁運。國內(nèi)生產(chǎn)出的該類產(chǎn)品性能相對落后,傳輸速率低,已不能適應(yīng)系統(tǒng)對高傳輸速率的要求。所以獨立研發(fā)1553B協(xié)議處理器對于我國國防建設(shè)和國民經(jīng)濟的發(fā)展具有重大意義。本文在深入研究MIL-STD-1553B協(xié)議GJB289A-97標準,MIL-HDBK-1553A及GJB/Z209-2002應(yīng)用手冊,國外主流芯片設(shè)計和使用手冊的基礎(chǔ)上;確定整體架構(gòu),模塊劃分;完成各子模塊的正向設(shè)計和仿真驗證,最后在FPGA上通過板級調(diào)試。本文重點介紹曼徹斯特編解碼器、總線控制器(BC)、遠程終端(RT)和其它模塊的設(shè)計,詳細給出各模塊的邏輯框圖、端口信息、仿真結(jié)果。測試結(jié)果表明設(shè)計出的1553B總線接口具有高速(10Mbps),高可靠性,實時性等優(yōu)點,而且兼容低速1553B產(chǎn)品。 

【文章來源】:西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】:78 頁

【學位級別】:碩士

【部分圖文】:

高速1553B總線接口的設(shè)計及實現(xiàn)


編解碼器仿真圖

過程圖,讀寫,時序,過程


圖 3.8 CPU 讀寫 SSRAM 時序○2 CPU讀SSRAM過程(如圖3.8所示):第一步:采樣到_select_sync_2d 或_strbd_sync_2d 將_ioen 拉低第二步:采樣到_ioen_falledge 為低時,給出讀 SSRAM 控制信號。其中sram_cen_inr 為一個周期的低脈沖信號。第三步:RAM 采樣到有效的讀信號時,將數(shù)據(jù)讀出第四步:數(shù)據(jù)讀出后給出_ready 數(shù)據(jù)準備好信號,表明數(shù)據(jù)已經(jīng)讀出第五步:當檢測到_strbd_sync_2d 為高時,將_ioen ,_ready 拉高,到此便完成了一個讀 SSRAM 過程。(2) CPU 讀寫寄存器圖 3.9 為 CPU 讀寫寄存器的時序:第一個_strbd 低電平期間執(zhí)行寄存器寫操作(向 16’h0002 號寄存器寫入數(shù)據(jù) 16’h1234);第二個_strbd 低電平期間執(zhí)行讀操作(從 16’h0002 號寄存器讀出得到數(shù)據(jù) 16’h1234)。

時序圖,讀寫,寄存器,時序


圖 3.8 CPU 讀寫 SSRAM 時序○2 CPU讀SSRAM過程(如圖3.8所示):第一步:采樣到_select_sync_2d 或_strbd_sync_2d 將_ioen 拉低第二步:采樣到_ioen_falledge 為低時,給出讀 SSRAM 控制信號。其中sram_cen_inr 為一個周期的低脈沖信號。第三步:RAM 采樣到有效的讀信號時,將數(shù)據(jù)讀出第四步:數(shù)據(jù)讀出后給出_ready 數(shù)據(jù)準備好信號,表明數(shù)據(jù)已經(jīng)讀出第五步:當檢測到_strbd_sync_2d 為高時,將_ioen ,_ready 拉高,到此便完成了一個讀 SSRAM 過程。(2) CPU 讀寫寄存器圖 3.9 為 CPU 讀寫寄存器的時序:第一個_strbd 低電平期間執(zhí)行寄存器寫操作(向 16’h0002 號寄存器寫入數(shù)據(jù) 16’h1234);第二個_strbd 低電平期間執(zhí)行讀操作(從 16’h0002 號寄存器讀出得到數(shù)據(jù) 16’h1234)。

【參考文獻】:
期刊論文
[1]1553B總線通訊的可靠性設(shè)計[J]. 代霜,王槐,徐抒巖.  光機電信息. 2010(09)
[2]1553B總線通信系統(tǒng)可靠性分析[J]. 黃家平,王明皓,謝慧玲,呂朝暉.  飛機設(shè)計. 2010(02)
[3]1553b數(shù)據(jù)總線協(xié)議分析[J]. 戴虹.  科學技術(shù)與工程. 2008(13)
[4]MIL-STD-1553B總線曼徹斯特碼編碼器的CPLD實現(xiàn)[J]. 唐劍,王勇.  技術(shù)與市場. 2008(02)
[5]1553B總線系統(tǒng)優(yōu)化及可靠性設(shè)計[J]. 郭澤仁.  山東理工大學學報(自然科學版). 2008(01)
[6]基于1553B總線協(xié)議IP核的設(shè)計[J]. 顏學龍,梅明.  半導體技術(shù). 2007(05)
[7]1553B總線協(xié)議IP核設(shè)計與實現(xiàn)[J]. 周密,金惠華,尚利宏,李化云.  電子器件. 2007(01)
[8]GJB289A-97《數(shù)字式時分制指令/響應(yīng)型多路傳輸數(shù)據(jù)總線》系列標準編制與應(yīng)用[J]. 黃永葵,吳建民,李衛(wèi)民.  航空電子技術(shù). 2006(02)
[9]1553B總線系統(tǒng)的可靠性機制[J]. 孫旭光.  系統(tǒng)工程與電子技術(shù). 1991(03)

碩士論文
[1]嵌入式1553B總線通信卡的設(shè)計與研究[D]. 張浩.南京理工大學 2008
[2]基于FPGA的1553B總線接口技術(shù)研究及實現(xiàn)[D]. 賈永來.電子科技大學 2008



本文編號:3410410

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