1553B總線的高速、高可靠性、實(shí)時(shí)性等特點(diǎn)使其在軍事、民用領(lǐng)域得到廣泛應(yīng)用,已經(jīng)發(fā)展為國(guó)際公認(rèn)的數(shù)據(jù)總線標(biāo)準(zhǔn)。1553B總線系統(tǒng)中最關(guān)鍵部分是總線接口處理器,由于1553B總線接口芯片設(shè)計(jì)的復(fù)雜性,現(xiàn)在市場(chǎng)上可用的芯片多從國(guó)外公司進(jìn)口,價(jià)格高昂,最新一代產(chǎn)品仍然對(duì)華禁運(yùn)。國(guó)內(nèi)生產(chǎn)出的該類產(chǎn)品性能相對(duì)落后,傳輸速率低,已不能適應(yīng)系統(tǒng)對(duì)高傳輸速率的要求。所以獨(dú)立研發(fā)1553B協(xié)議處理器對(duì)于我國(guó)國(guó)防建設(shè)和國(guó)民經(jīng)濟(jì)的發(fā)展具有重大意義。本文在深入研究MIL-STD-1553B協(xié)議GJB289A-97標(biāo)準(zhǔn),MIL-HDBK-1553A及GJB/Z209-2002應(yīng)用手冊(cè),國(guó)外主流芯片設(shè)計(jì)和使用手冊(cè)的基礎(chǔ)上;確定整體架構(gòu),模塊劃分;完成各子模塊的正向設(shè)計(jì)和仿真驗(yàn)證,最后在FPGA上通過(guò)板級(jí)調(diào)試。本文重點(diǎn)介紹曼徹斯特編解碼器、總線控制器（BC）、遠(yuǎn)程終端（RT）和其它模塊的設(shè)計(jì),詳細(xì)給出各模塊的邏輯框圖、端口信息、仿真結(jié)果。測(cè)試結(jié)果表明設(shè)計(jì)出的1553B總線接口具有高速（10Mbps）,高可靠性,實(shí)時(shí)性等優(yōu)點(diǎn),而且兼容低速1553B產(chǎn)品。 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：78 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

編解碼器仿真圖

圖 3.8 CPU 讀寫(xiě) SSRAM 時(shí)序○2 CPU讀SSRAM過(guò)程（如圖3.8所示）：第一步：采樣到_select_sync_2d 或_strbd_sync_2d 將_ioen 拉低第二步：采樣到_ioen_falledge 為低時(shí)，給出讀 SSRAM 控制信號(hào)。其中sram_cen_inr 為一個(gè)周期的低脈沖信號(hào)。第三步：RAM 采樣到有效的讀信號(hào)時(shí)，將數(shù)據(jù)讀出第四步：數(shù)據(jù)讀出后給出_ready 數(shù)據(jù)準(zhǔn)備好信號(hào)，表明數(shù)據(jù)已經(jīng)讀出第五步：當(dāng)檢測(cè)到_strbd_sync_2d 為高時(shí)，將_ioen ,_ready 拉高，到此便完成了一個(gè)讀 SSRAM 過(guò)程。(2) CPU 讀寫(xiě)寄存器圖 3.9 為 CPU 讀寫(xiě)寄存器的時(shí)序：第一個(gè)_strbd 低電平期間執(zhí)行寄存器寫(xiě)操作（向 16’h0002 號(hào)寄存器寫(xiě)入數(shù)據(jù) 16’h1234）；第二個(gè)_strbd 低電平期間執(zhí)行讀操作（從 16’h0002 號(hào)寄存器讀出得到數(shù)據(jù) 16’h1234）。

圖 3.8 CPU 讀寫(xiě) SSRAM 時(shí)序○2 CPU讀SSRAM過(guò)程（如圖3.8所示）：第一步：采樣到_select_sync_2d 或_strbd_sync_2d 將_ioen 拉低第二步：采樣到_ioen_falledge 為低時(shí)，給出讀 SSRAM 控制信號(hào)。其中sram_cen_inr 為一個(gè)周期的低脈沖信號(hào)。第三步：RAM 采樣到有效的讀信號(hào)時(shí)，將數(shù)據(jù)讀出第四步：數(shù)據(jù)讀出后給出_ready 數(shù)據(jù)準(zhǔn)備好信號(hào)，表明數(shù)據(jù)已經(jīng)讀出第五步：當(dāng)檢測(cè)到_strbd_sync_2d 為高時(shí)，將_ioen ,_ready 拉高，到此便完成了一個(gè)讀 SSRAM 過(guò)程。(2) CPU 讀寫(xiě)寄存器圖 3.9 為 CPU 讀寫(xiě)寄存器的時(shí)序：第一個(gè)_strbd 低電平期間執(zhí)行寄存器寫(xiě)操作（向 16’h0002 號(hào)寄存器寫(xiě)入數(shù)據(jù) 16’h1234）；第二個(gè)_strbd 低電平期間執(zhí)行讀操作（從 16’h0002 號(hào)寄存器讀出得到數(shù)據(jù) 16’h1234）。

【參考文獻(xiàn)】：
期刊論文
[1]1553B總線通訊的可靠性設(shè)計(jì)[J]. 代霜,王槐,徐抒巖.  光機(jī)電信息. 2010(09)
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[3]1553b數(shù)據(jù)總線協(xié)議分析[J]. 戴虹.  科學(xué)技術(shù)與工程. 2008(13)
[4]MIL-STD-1553B總線曼徹斯特碼編碼器的CPLD實(shí)現(xiàn)[J]. 唐劍,王勇.  技術(shù)與市場(chǎng). 2008(02)
[5]1553B總線系統(tǒng)優(yōu)化及可靠性設(shè)計(jì)[J]. 郭澤仁.  山東理工大學(xué)學(xué)報(bào)(自然科學(xué)版). 2008(01)
[6]基于1553B總線協(xié)議IP核的設(shè)計(jì)[J]. 顏學(xué)龍,梅明.  半導(dǎo)體技術(shù). 2007(05)
[7]1553B總線協(xié)議IP核設(shè)計(jì)與實(shí)現(xiàn)[J]. 周密,金惠華,尚利宏,李化云.  電子器件. 2007(01)
[8]GJB289A-97《數(shù)字式時(shí)分制指令／響應(yīng)型多路傳輸數(shù)據(jù)總線》系列標(biāo)準(zhǔn)編制與應(yīng)用[J]. 黃永葵,吳建民,李衛(wèi)民.  航空電子技術(shù). 2006(02)
[9]1553B總線系統(tǒng)的可靠性機(jī)制[J]. 孫旭光.  系統(tǒng)工程與電子技術(shù). 1991(03)

碩士論文
[1]嵌入式1553B總線通信卡的設(shè)計(jì)與研究[D]. 張浩.南京理工大學(xué) 2008
[2]基于FPGA的1553B總線接口技術(shù)研究及實(shí)現(xiàn)[D]. 賈永來(lái).電子科技大學(xué) 2008



本文編號(hào)：3410410