面向10到100 MIPS性能需求的SoC系統(tǒng),本課題在8位8051兼容內(nèi)核基礎上進行擴展研究。為利于借助兼容32位商用SoC總線的IP資源進行設計重用,并借助相應的軟硬件開發(fā)工具,本課題選擇了AMBA 2.0總線規(guī)范。該設計為8051兼容內(nèi)核擴展了AHB主設備接口,使之能以標準32位AHB主設備IP的形式用于AMBA SoC。內(nèi)部的橋接電路完成了8051內(nèi)部總線與AHB總線之間的協(xié)議轉換。封裝而成的處理器IP能無縫替換原有的32位處理器,有助于加快系統(tǒng)研發(fā)以及構建低成本的SoC解決方案。同時利用最新的存儲工藝制程發(fā)展,本課題采用0.18um工藝的片上嵌入式FLASH存儲器作為程序存儲器,使得封裝的處理器IP具有更好的可編程性能。本課題分析了性能瓶頸,提出了添加指令高速緩存的設計方案。通過參數(shù)化建模指令高速緩存,本課題得到了8051構架下指令高速緩存的性能特性隨參數(shù)的變化關系。在測試結果和設計約束的基礎上,本課題實現(xiàn)了一種128字節(jié)容量的直接映射方式指令高速緩存,使得系統(tǒng)能工作于176MHz時鐘頻率。相比直接集成嵌入式FLASH方案最高工作于47.4MHz具有最高11.85 MIPS峰... 

【文章來源】：浙江大學浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：99 頁

【學位級別】：碩士

【部分圖文】：

圖0一SDW8051SFR總線時序

攻_義飛七義)2_丫萬而__X如刀__了一一{一\_{_____/一圖0一 7DW8051處理核心節(jié)拍 2.3.2SFR總線訪存時序clk/eyeleS斤rd\__聲-c4議\聲不\一廠\一不\才一\聲一\一尸C1一水c2二丫毛3一半，次國一義j_X戶…犯了-一\_S介addrS介 datainS介data out..時:j圖0一SDW8051SFR總線時序通過特殊功能寄存器 (SFR)總線對SFR進行讀寫需滿足圖2一5所示的時序。寫操作在處理器的Cl周期給出并在Cl周期結束的上升沿完成，讀操作在C3周期給出并在C3周期結束鎖存讀入的數(shù)據(jù)。2.3.3工RAM總線訪存時序clk汽一.c竺le陣Ir曰舊_田一nl圖0一gD、 V8051IRAM總線時序一26一

mem一srd--nmemd日 taOot圖0一 nDWSO51MEM總線XROM讀時序Dw8051通過存儲(MEM)總線訪問外部指令存儲器(XROM)。讀指令操作在C3和C4周期給出，指令在C4周期結束的時鐘上升沿被鎖存，見圖2一8。一27一

【參考文獻】：
期刊論文
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[3]基于ARM7TDMI的Icache controller設計[J]. 石廣源,王嬌.  遼寧大學學報(自然科學版). 2007(03)
[4]8位微控制器如何成為系統(tǒng)單芯片解決方案[J]. Keith Coffey.  電子與電腦. 2004(07)
[5]基于8051內(nèi)核SoC的模擬驗證與仿真[J]. 李杰,王超,周樺,鄒勇.  單片機與嵌入式系統(tǒng)應用. 2003(09)

碩士論文
[1]基于FPGA的8051SOC設計[D]. 農(nóng)英雄.東北大學 2006



本文編號：3385274