發(fā)布時間：2021-09-05 11:34

　　面向10到100 MIPS性能需求的SoC系統(tǒng),本課題在8位8051兼容內(nèi)核基礎(chǔ)上進(jìn)行擴(kuò)展研究。為利于借助兼容32位商用SoC總線的IP資源進(jìn)行設(shè)計重用,并借助相應(yīng)的軟硬件開發(fā)工具,本課題選擇了AMBA 2.0總線規(guī)范。該設(shè)計為8051兼容內(nèi)核擴(kuò)展了AHB主設(shè)備接口,使之能以標(biāo)準(zhǔn)32位AHB主設(shè)備IP的形式用于AMBA SoC。內(nèi)部的橋接電路完成了8051內(nèi)部總線與AHB總線之間的協(xié)議轉(zhuǎn)換。封裝而成的處理器IP能無縫替換原有的32位處理器,有助于加快系統(tǒng)研發(fā)以及構(gòu)建低成本的SoC解決方案。同時利用最新的存儲工藝制程發(fā)展,本課題采用0.18um工藝的片上嵌入式FLASH存儲器作為程序存儲器,使得封裝的處理器IP具有更好的可編程性能。本課題分析了性能瓶頸,提出了添加指令高速緩存的設(shè)計方案。通過參數(shù)化建模指令高速緩存,本課題得到了8051構(gòu)架下指令高速緩存的性能特性隨參數(shù)的變化關(guān)系。在測試結(jié)果和設(shè)計約束的基礎(chǔ)上,本課題實現(xiàn)了一種128字節(jié)容量的直接映射方式指令高速緩存,使得系統(tǒng)能工作于176MHz時鐘頻率。相比直接集成嵌入式FLASH方案最高工作于47.4MHz具有最高11.85 MIPS峰... 

【文章來源】：浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：99 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖0一SDW8051SFR總線時序

攻_義飛七義)2_丫萬而__X如刀__了一一{一\_{_____/一圖0一 7DW8051處理核心節(jié)拍 2.3.2SFR總線訪存時序clk/eyeleS斤rd\__聲-c4議\聲不\一廠\一不\才一\聲一\一尸C1一水c2二丫毛3一半，次國一義j_X戶…犯了-一\_S介addrS介 datainS介data out..時:j圖0一SDW8051SFR總線時序通過特殊功能寄存器 (SFR)總線對SFR進(jìn)行讀寫需滿足圖2一5所示的時序。寫操作在處理器的Cl周期給出并在Cl周期結(jié)束的上升沿完成，讀操作在C3周期給出并在C3周期結(jié)束鎖存讀入的數(shù)據(jù)。2.3.3工RAM總線訪存時序clk汽一.c竺le陣Ir曰舊_田一nl圖0一gD、 V8051IRAM總線時序一26一

mem一srd--nmemd日 taOot圖0一 nDWSO51MEM總線XROM讀時序Dw8051通過存儲(MEM)總線訪問外部指令存儲器(XROM)。讀指令操作在C3和C4周期給出，指令在C4周期結(jié)束的時鐘上升沿被鎖存，見圖2一8。一27一

【參考文獻(xiàn)】：
期刊論文
[1]一種并行指令Cache的設(shè)計與實現(xiàn)[J]. 劉宗林,馬卓,魯建壯,唐濤.  微電子學(xué)與計算機(jī). 2007(12)
[2]一種嵌入式微處理器cache存儲體系結(jié)構(gòu)設(shè)計[J]. 鮑東星,李曉明.  電測與儀表. 2007(08)
[3]基于ARM7TDMI的Icache controller設(shè)計[J]. 石廣源,王嬌.  遼寧大學(xué)學(xué)報(自然科學(xué)版). 2007(03)
[4]8位微控制器如何成為系統(tǒng)單芯片解決方案[J]. Keith Coffey.  電子與電腦. 2004(07)
[5]基于8051內(nèi)核SoC的模擬驗證與仿真[J]. 李杰,王超,周樺,鄒勇.  單片機(jī)與嵌入式系統(tǒng)應(yīng)用. 2003(09)

碩士論文
[1]基于FPGA的8051SOC設(shè)計[D]. 農(nóng)英雄.東北大學(xué) 2006



本文編號：3385274