傳統(tǒng)優(yōu)先級反轉(zhuǎn)或固定優(yōu)先級仲裁方式會降低CPU （central processing unit）訪存效率,且無法對內(nèi)存數(shù)據(jù)進(jìn)行保護(hù)。為此,設(shè)計(jì)一種能夠仲裁控制多協(xié)議對CPU內(nèi)存單元進(jìn)行高效加解密讀寫的數(shù)字IP （intellectual property）。將同步電路與握手協(xié)議結(jié)合,實(shí)現(xiàn)兩種協(xié)議間的跨時鐘域處理;對多協(xié)議間的高效仲裁進(jìn)行研究,提出飽和仲裁算法;設(shè)計(jì)以地址為種子的偽隨機(jī)加密算法,完成對內(nèi)存讀寫數(shù)據(jù)的加解密操作;設(shè)計(jì)自定義的訪存協(xié)議,完成對內(nèi)存的直接存取。仿真和流片結(jié)果表明,設(shè)計(jì)能很好調(diào)度多接口協(xié)議訪存,防止CPU內(nèi)存單元內(nèi)的數(shù)據(jù)被非法破解。 

【文章來源】：計(jì)算機(jī)工程與設(shè)計(jì). 2020,41(05)北大核心

【文章頁數(shù)】：5 頁

【部分圖文】：

飽和仲裁算法

主流的加密算法（如RSA,MD5,DES等），安全性能較高，但是對于通用型數(shù)字SOC芯片而言，若集成此類IP，會加大芯片成本和復(fù)雜度[7]。因此，為了保護(hù)內(nèi)存中的數(shù)據(jù)和代碼，可采用偽隨機(jī)加密算法對其進(jìn)行加密。因?yàn)镃PU訪存與地址強(qiáng)相關(guān)，所以利用地址作為種子的偽隨機(jī)加解密算法為較好的選擇。如圖4所示。先對地址進(jìn)行鎖存和不規(guī)則的變換處理，然后使用LFSR偽隨機(jī)序列產(chǎn)生器產(chǎn)生偽隨機(jī)數(shù)，LFSR即是線性反饋移位寄存器，由移位寄存器和組合邏輯反饋組成，給定前一狀態(tài)的輸出，將該輸出的線性函數(shù)再用作輸入的移位寄存器。在數(shù)字電路實(shí)現(xiàn)中，一個n階的LFSR由n個D觸發(fā)器和若干個異或門組成，為便于設(shè)計(jì)，此設(shè)計(jì)中采用EE型LFSR，其多項(xiàng)式如式（1）所示

與公式所對應(yīng)的數(shù)字電路如圖5所示。其中g(shù)m為反饋系數(shù)，取值只能為0或者1，取為0時表明不存在該反饋電路，取為1時表明存在該反饋電路，g0恒為1。由此可知，LFSR需要多個時鐘周期的移位才能產(chǎn)生偽隨機(jī)序列，若按此進(jìn)行設(shè)計(jì)，會極大降低CPU的訪存效率。因此，在此設(shè)計(jì)中，為了保證訪存效率，可將Dm～D0設(shè)定為固定值，而將變換后的地址代替其直接作為輸入，一個周期后從Qm～Q0得到輸出，而地址會時刻變化且內(nèi)部進(jìn)行變換，這樣的話，既保證了數(shù)據(jù)的隨機(jī)性，又保證了數(shù)據(jù)在一個時鐘周期內(nèi)加解密完成，然后用產(chǎn)生的偽隨機(jī)序列與可配置的二項(xiàng)式POLY相加，將得到的結(jié)果與讀寫數(shù)據(jù)進(jìn)行異或操作，從而實(shí)現(xiàn)對內(nèi)存單元內(nèi)數(shù)據(jù)的加密寫入和解密讀出，其中POLY為一個可配置寄存器值，這樣的話，用戶可根據(jù)需求，隨時微調(diào)加密算法，極大地保護(hù)內(nèi)存數(shù)據(jù)的安全[8]。例如，若數(shù)據(jù)和訪存地址均為32位，初始Dm～D0設(shè)為32′h87654321，訪存地址變換后為32′h75318642，那么與之所對應(yīng)的偽隨機(jī)數(shù)列輸出為32′hf254c563,POLY設(shè)為32′h92413，非加密數(shù)據(jù)為32′h80，那么加密后的數(shù)據(jù)應(yīng)為32′hf25de9f6。由此可見，將訪存地址和偽隨機(jī)數(shù)列強(qiáng)相關(guān)起來，且修改LFSR的用法，可以實(shí)現(xiàn)在一個時鐘周期內(nèi)完成對內(nèi)存數(shù)據(jù)的高效加解密。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號：3322368