本文關(guān)鍵詞：基于65nm CMOS工藝的高速SRAM設(shè)計(jì)，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路設(shè)計(jì)技術(shù)、集成電路設(shè)計(jì)軟件以及集成電路制造工藝的進(jìn)步,將微處理器、模擬IP核、數(shù)字IP核以及存儲(chǔ)器集成到一起的片上系統(tǒng)芯片(SoC)以其高集成度、高可靠性、低功耗和小的體積等優(yōu)點(diǎn)越來越受到重視。而存儲(chǔ)器在SoC芯片的面積中占據(jù)了50%以上,因此存儲(chǔ)器的性能對(duì)SoC芯片性能的提升具有十分重要的影響。靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)因其低功耗和較快的數(shù)據(jù)存取速度等特點(diǎn)成為存儲(chǔ)器研究領(lǐng)域的熱點(diǎn)之一。本文分析了SRAM的基本架構(gòu)以及SRAM所包含的各個(gè)模塊,找出它們的優(yōu)缺點(diǎn)。選取具有高性能特點(diǎn)的結(jié)構(gòu)完成本次高速SRAM的設(shè)計(jì)。若每一列位線上連接的SRAM單元管數(shù)過多將造成了較大的位線電容,這將導(dǎo)致從SRAM單元中讀取數(shù)據(jù)的速度降低,因此在本文中將位線分割成4段從而提高讀寫速度。SRAM在進(jìn)行讀寫操作時(shí)如果字線一直處于高電平,外界干擾容易影響SRAM單元內(nèi)保存的數(shù)據(jù)導(dǎo)致讀寫錯(cuò)誤。本文采用脈沖字線技術(shù),該技術(shù)在讀寫操作完成時(shí)就使字線降為低電平,從而有效的減小了SRAM單元內(nèi)存儲(chǔ)的數(shù)據(jù)被改寫的概率。譯碼模塊是SRAM的重要組成部分,其性能對(duì)SRAM工作速度具有十分重要的影響。本文設(shè)計(jì)了一種鎖存型流水結(jié)構(gòu)譯碼電路,該電路包括預(yù)譯碼電路以及二級(jí)譯碼電路。其中預(yù)譯碼電路在時(shí)鐘為低電平時(shí)即SRAM不進(jìn)行讀寫操作時(shí)開始譯碼運(yùn)算,當(dāng)時(shí)鐘為高電平即SRAM開始讀寫操作時(shí)鎖存之前的譯碼結(jié)果。對(duì)于二級(jí)譯碼電路,在本文中提出了一種具有較快工作速度的譯碼電路結(jié)構(gòu)作為核心單元。相比于傳統(tǒng)的譯碼器(這種譯碼器在時(shí)鐘為高電平時(shí),即SRAM開始進(jìn)行讀寫操作時(shí),才開始工作)采用本文提出的鎖存型流水結(jié)構(gòu)譯碼電路節(jié)省了預(yù)譯碼時(shí)間,同時(shí)第二級(jí)譯碼器的速度也得到提升因此具有較快的譯碼速度。精準(zhǔn)的靈敏放大器使能信號(hào)(SAE)能夠有效的提高數(shù)據(jù)的讀取速度以及讀取準(zhǔn)確率。最早的SAE信號(hào)由反相器鏈產(chǎn)生,這種SAE信號(hào)產(chǎn)生的方式需要保留充分的裕度以保證能夠正確的讀出數(shù)據(jù),并且反相器鏈的延時(shí)與所用工藝有關(guān),隨著工藝的進(jìn)步工藝波動(dòng)變大,采用反相器鏈產(chǎn)生的SAE信號(hào)的偏差變大,為確保正確讀出數(shù)據(jù)則需要加大余量從而限制了讀取數(shù)據(jù)的速度。為了克服以上問題,本文采用了可編程復(fù)制位線技術(shù)。該技術(shù)的原理與傳統(tǒng)復(fù)制位線相似都是采用一列冗余單元來模擬位線電容,并通過復(fù)制單元放電來模擬數(shù)據(jù)的讀取過程從而產(chǎn)生精準(zhǔn)的SAE信號(hào),其中冗余單元和復(fù)制單元的數(shù)目之和與一列存儲(chǔ)單元的數(shù)目相同。其優(yōu)點(diǎn)在于可以通過外部編程控制復(fù)制位線的放電速度,從而得以適應(yīng)各種不同的工作環(huán)境。本文在SMIC 65nm工藝下實(shí)現(xiàn)了一款容量為512x32bit的高速SRAM。此次設(shè)計(jì)得到的芯片面積為197×116μm2,在典型工藝下前仿的訪問時(shí)間為390ps,后仿的訪問時(shí)間為560ps,流片測(cè)試結(jié)果表明該SRAM在典型工作電壓范圍內(nèi)的訪問時(shí)間為800ps。
【關(guān)鍵詞】：高速SRAM 分割位線 鎖存型流水譯碼器 脈沖字線
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP333;TN402
【目錄】：

• 摘要3-5
• Abstract5-10
• 第1章 緒論10-14
• 1.1 研究背景及意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-13
• 1.3 本文的主要研究工作13-14
• 第2章 SRAM概述14-21
• 2.1 SRAM總體框架14-15
• 2.2 SRAM存儲(chǔ)單元15-18
• 2.2.1 傳統(tǒng)6管SRAM存儲(chǔ)單元15-17
• 2.2.2 8管SRAM存儲(chǔ)單元17-18
• 2.3 SRAM存儲(chǔ)陣列18-19
• 2.4 靈敏放大器19-20
• 2.5 本章小結(jié)20-21
• 第3章 時(shí)鐘控制模塊設(shè)計(jì)21-33
• 3.1 可編程復(fù)制位線技術(shù)21-24
• 3.1.1 采用反向器鏈產(chǎn)生SAE信號(hào)21
• 3.1.2 傳統(tǒng)復(fù)制位線技術(shù)21-23
• 3.1.3 可編程復(fù)制位線技術(shù)23-24
• 3.2 脈沖字線技術(shù)24-28
• 3.3 內(nèi)部時(shí)鐘電路28-32
• 3.3.1 內(nèi)部時(shí)鐘產(chǎn)生電路28-30
• 3.3.2 讀檢測(cè)模塊30-32
• 3.3.3 寫檢測(cè)模塊32
• 3.4 本章小結(jié)32-33
• 第4章 高速譯碼器設(shè)計(jì)33-51
• 4.1 靜態(tài)譯碼器33-36
• 4.1.1 傳統(tǒng)靜態(tài)譯碼器33-34
• 4.1.2 偽NMOS譯碼器34-35
• 4.1.3 樹形譯碼器35-36
• 4.2 動(dòng)態(tài)譯碼器36-39
• 4.2.1 傳統(tǒng)動(dòng)態(tài)譯碼器36-38
• 4.2.2 動(dòng)態(tài)或非結(jié)構(gòu)譯碼器38
• 4.2.3 Sense-Amp譯碼器38-39
• 4.3 譯碼電路延時(shí)優(yōu)化39-43
• 4.3.1 反向器鏈延時(shí)的優(yōu)化39-41
• 4.3.2 邏輯門電路延時(shí)的優(yōu)化41-43
• 4.4 高速譯碼器設(shè)計(jì)43-50
• 4.4.1 譯碼器結(jié)構(gòu)的選擇43-44
• 4.4.2 7-128譯碼器的實(shí)現(xiàn)44-50
• 4.5 本章小結(jié)50-51
• 第5章 高速SRAM設(shè)計(jì)與驗(yàn)證51-57
• 5.1 512x32bit SRAM設(shè)計(jì)與仿真51-54
• 5.1.1 SRAM結(jié)構(gòu)及管腳說明51-52
• 5.1.2 高速SRAM電路設(shè)計(jì)52-53
• 5.1.3 高速SRAM電路功能仿真53-54
• 5.2 SRAM版圖的設(shè)計(jì)與后仿真54-56
• 5.2.1 SRAM版圖設(shè)計(jì)54-55
• 5.2.2 SRAM后仿及流片測(cè)試55-56
• 5.3 本章小結(jié)56-57
• 第6章 總結(jié)與展望57-59
• 6.1 工作總結(jié)57
• 6.2 SRAM展望57-59
• 參考文獻(xiàn)59-63
• 圖表目錄63-65
• 致謝65-66
• 攻讀碩士期間申請(qǐng)的專利情況66

【參考文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前10條

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3 張巍;靜態(tài)隨機(jī)存取存儲(chǔ)器IP核全定制設(shè)計(jì)與實(shí)現(xiàn)[D];湖南大學(xué);2012年

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9 呂韜;高速低功耗嵌入式SRAM的設(shè)計(jì)與優(yōu)化[D];國防科學(xué)技術(shù)大學(xué);2009年

10 張金峰;亞65納米SRAM的穩(wěn)定性研究與設(shè)計(jì)[D];蘇州大學(xué);2008年

  本文關(guān)鍵詞：基于65nm CMOS工藝的高速SRAM設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：330830