本文關鍵詞：基于65nm CMOS工藝的高速SRAM設計，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著集成電路設計技術、集成電路設計軟件以及集成電路制造工藝的進步,將微處理器、模擬IP核、數(shù)字IP核以及存儲器集成到一起的片上系統(tǒng)芯片(SoC)以其高集成度、高可靠性、低功耗和小的體積等優(yōu)點越來越受到重視。而存儲器在SoC芯片的面積中占據(jù)了50%以上,因此存儲器的性能對SoC芯片性能的提升具有十分重要的影響。靜態(tài)隨機存儲器(SRAM)因其低功耗和較快的數(shù)據(jù)存取速度等特點成為存儲器研究領域的熱點之一。本文分析了SRAM的基本架構以及SRAM所包含的各個模塊,找出它們的優(yōu)缺點。選取具有高性能特點的結構完成本次高速SRAM的設計。若每一列位線上連接的SRAM單元管數(shù)過多將造成了較大的位線電容,這將導致從SRAM單元中讀取數(shù)據(jù)的速度降低,因此在本文中將位線分割成4段從而提高讀寫速度。SRAM在進行讀寫操作時如果字線一直處于高電平,外界干擾容易影響SRAM單元內(nèi)保存的數(shù)據(jù)導致讀寫錯誤。本文采用脈沖字線技術,該技術在讀寫操作完成時就使字線降為低電平,從而有效的減小了SRAM單元內(nèi)存儲的數(shù)據(jù)被改寫的概率。譯碼模塊是SRAM的重要組成部分,其性能對SRAM工作速度具有十分重要的影響。本文設計了一種鎖存型流水結構譯碼電路,該電路包括預譯碼電路以及二級譯碼電路。其中預譯碼電路在時鐘為低電平時即SRAM不進行讀寫操作時開始譯碼運算,當時鐘為高電平即SRAM開始讀寫操作時鎖存之前的譯碼結果。對于二級譯碼電路,在本文中提出了一種具有較快工作速度的譯碼電路結構作為核心單元。相比于傳統(tǒng)的譯碼器(這種譯碼器在時鐘為高電平時,即SRAM開始進行讀寫操作時,才開始工作)采用本文提出的鎖存型流水結構譯碼電路節(jié)省了預譯碼時間,同時第二級譯碼器的速度也得到提升因此具有較快的譯碼速度。精準的靈敏放大器使能信號(SAE)能夠有效的提高數(shù)據(jù)的讀取速度以及讀取準確率。最早的SAE信號由反相器鏈產(chǎn)生,這種SAE信號產(chǎn)生的方式需要保留充分的裕度以保證能夠正確的讀出數(shù)據(jù),并且反相器鏈的延時與所用工藝有關,隨著工藝的進步工藝波動變大,采用反相器鏈產(chǎn)生的SAE信號的偏差變大,為確保正確讀出數(shù)據(jù)則需要加大余量從而限制了讀取數(shù)據(jù)的速度。為了克服以上問題,本文采用了可編程復制位線技術。該技術的原理與傳統(tǒng)復制位線相似都是采用一列冗余單元來模擬位線電容,并通過復制單元放電來模擬數(shù)據(jù)的讀取過程從而產(chǎn)生精準的SAE信號,其中冗余單元和復制單元的數(shù)目之和與一列存儲單元的數(shù)目相同。其優(yōu)點在于可以通過外部編程控制復制位線的放電速度,從而得以適應各種不同的工作環(huán)境。本文在SMIC 65nm工藝下實現(xiàn)了一款容量為512x32bit的高速SRAM。此次設計得到的芯片面積為197×116μm2,在典型工藝下前仿的訪問時間為390ps,后仿的訪問時間為560ps,流片測試結果表明該SRAM在典型工作電壓范圍內(nèi)的訪問時間為800ps。
【關鍵詞】：高速SRAM 分割位線 鎖存型流水譯碼器 脈沖字線
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP333;TN402
【目錄】：

• 摘要3-5
• Abstract5-10
• 第1章 緒論10-14
• 1.1 研究背景及意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-13
• 1.3 本文的主要研究工作13-14
• 第2章 SRAM概述14-21
• 2.1 SRAM總體框架14-15
• 2.2 SRAM存儲單元15-18
• 2.2.1 傳統(tǒng)6管SRAM存儲單元15-17
• 2.2.2 8管SRAM存儲單元17-18
• 2.3 SRAM存儲陣列18-19
• 2.4 靈敏放大器19-20
• 2.5 本章小結20-21
• 第3章 時鐘控制模塊設計21-33
• 3.1 可編程復制位線技術21-24
• 3.1.1 采用反向器鏈產(chǎn)生SAE信號21
• 3.1.2 傳統(tǒng)復制位線技術21-23
• 3.1.3 可編程復制位線技術23-24
• 3.2 脈沖字線技術24-28
• 3.3 內(nèi)部時鐘電路28-32
• 3.3.1 內(nèi)部時鐘產(chǎn)生電路28-30
• 3.3.2 讀檢測模塊30-32
• 3.3.3 寫檢測模塊32
• 3.4 本章小結32-33
• 第4章 高速譯碼器設計33-51
• 4.1 靜態(tài)譯碼器33-36
• 4.1.1 傳統(tǒng)靜態(tài)譯碼器33-34
• 4.1.2 偽NMOS譯碼器34-35
• 4.1.3 樹形譯碼器35-36
• 4.2 動態(tài)譯碼器36-39
• 4.2.1 傳統(tǒng)動態(tài)譯碼器36-38
• 4.2.2 動態(tài)或非結構譯碼器38
• 4.2.3 Sense-Amp譯碼器38-39
• 4.3 譯碼電路延時優(yōu)化39-43
• 4.3.1 反向器鏈延時的優(yōu)化39-41
• 4.3.2 邏輯門電路延時的優(yōu)化41-43
• 4.4 高速譯碼器設計43-50
• 4.4.1 譯碼器結構的選擇43-44
• 4.4.2 7-128譯碼器的實現(xiàn)44-50
• 4.5 本章小結50-51
• 第5章 高速SRAM設計與驗證51-57
• 5.1 512x32bit SRAM設計與仿真51-54
• 5.1.1 SRAM結構及管腳說明51-52
• 5.1.2 高速SRAM電路設計52-53
• 5.1.3 高速SRAM電路功能仿真53-54
• 5.2 SRAM版圖的設計與后仿真54-56
• 5.2.1 SRAM版圖設計54-55
• 5.2.2 SRAM后仿及流片測試55-56
• 5.3 本章小結56-57
• 第6章 總結與展望57-59
• 6.1 工作總結57
• 6.2 SRAM展望57-59
• 參考文獻59-63
• 圖表目錄63-65
• 致謝65-66
• 攻讀碩士期間申請的專利情況66

【參考文獻】

中國碩士學位論文全文數(shù)據(jù)庫 前10條

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10 張金峰;亞65納米SRAM的穩(wěn)定性研究與設計[D];蘇州大學;2008年

  本文關鍵詞：基于65nm CMOS工藝的高速SRAM設計，由筆耕文化傳播整理發(fā)布。

本文編號：330830