本文關(guān)鍵詞：高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著現(xiàn)代社會(huì)的信息化程度越來(lái)越高,各種滿(mǎn)足人們需求的信息量也在急劇增加,如此海量信息的高速、可靠、實(shí)時(shí)傳輸便成為研究人員關(guān)注的一個(gè)熱點(diǎn)。由于業(yè)界之前廣泛采用的是并行傳輸技術(shù),其存在時(shí)鐘和數(shù)據(jù)無(wú)法精確對(duì)齊、PCB布線(xiàn)困難以及信號(hào)間串?dāng)_嚴(yán)重等缺陷,使得傳輸速率的提升已經(jīng)達(dá)到設(shè)計(jì)瓶頸,但仍不能滿(mǎn)足日益增長(zhǎng)的高速要求。而最近幾年新興的高速串行傳輸技術(shù)由于具有更高的帶寬、更強(qiáng)的抗干擾能力和更便捷易用的接口等優(yōu)點(diǎn),正在迅速成為業(yè)界最流行的設(shè)計(jì)方式。在高速串行接口的具體實(shí)現(xiàn)過(guò)程中,越來(lái)越多的開(kāi)發(fā)人員偏向于采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA),其具有的良好可重構(gòu)性、設(shè)計(jì)簡(jiǎn)單易實(shí)現(xiàn)等優(yōu)點(diǎn)使得FPGA成為一種高性?xún)r(jià)比的技術(shù)手段。本論文以Xilinx公司FPGA作為實(shí)現(xiàn)平臺(tái),在深入研究高速串行收發(fā)器RocketIO GTX的基礎(chǔ)上,完成了高速數(shù)據(jù)采集與存儲(chǔ)系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。本系統(tǒng)以Virtex-6系列FPGA XC6VLX240T為設(shè)計(jì)平臺(tái),構(gòu)建了高速數(shù)據(jù)開(kāi)關(guān)矩陣,能夠?qū)DC采集的射頻信號(hào)進(jìn)行分流控制,并實(shí)時(shí)存入SATA接口的磁盤(pán)陣列,并能通過(guò)專(zhuān)用高速接口對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行高速下載,將回讀數(shù)據(jù)送至本地計(jì)算機(jī)和用戶(hù)設(shè)備。本論文取得的主要研究成果為:1.完成了高速數(shù)據(jù)串行接口的設(shè)計(jì)與實(shí)現(xiàn)。針對(duì)高速串行傳輸技術(shù)的特點(diǎn),深入研究并分析了RocketIO GTX的組成結(jié)構(gòu)和工作原理。RocketIO作為精密器件,內(nèi)部結(jié)構(gòu)和參數(shù)配置十分復(fù)雜,采用普通的調(diào)用底層原語(yǔ)的方式非常麻煩和容易出錯(cuò),而借助于Xilinx公司提供的IP核開(kāi)發(fā)向?qū)t使得設(shè)計(jì)變的簡(jiǎn)單易用。首先進(jìn)行了GTX自身的環(huán)回測(cè)試,測(cè)試成功說(shuō)明參數(shù)配置的正確,確保了基本通信鏈路的建立。其次進(jìn)行了不同F(xiàn)PGA的GTX通信測(cè)試。由于GTX工作在很高的時(shí)鐘頻率控制下,其對(duì)于時(shí)鐘的要求非常嚴(yán)苛,因此此處的時(shí)鐘配置方式需要做出進(jìn)一步修正,采用專(zhuān)用參考時(shí)鐘路由驅(qū)動(dòng)的方式。通過(guò)實(shí)際測(cè)試發(fā)現(xiàn),RocketIO運(yùn)行速率穩(wěn)定可達(dá)3Gbps,滿(mǎn)足該系統(tǒng)的要求。2.完成了高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣的設(shè)計(jì)與實(shí)現(xiàn)。由于系統(tǒng)前端采集模塊和后端磁盤(pán)陣列之間數(shù)據(jù)速率的差異,因此必須對(duì)數(shù)據(jù)速率進(jìn)行轉(zhuǎn)換和分流控制。本設(shè)計(jì)采用異步FIFO完成數(shù)據(jù)速率的匹配。接著對(duì)高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣的具體實(shí)現(xiàn)方法進(jìn)行了分析和設(shè)計(jì),包括存儲(chǔ)數(shù)據(jù)的分流、回讀數(shù)據(jù)的合路和其他高速串行接口的設(shè)計(jì),并在硬件平臺(tái)上測(cè)試了實(shí)際的傳輸效果。整個(gè)模塊采用Verilog HDL編寫(xiě)源代碼,并進(jìn)行了功能仿真和硬件測(cè)試,測(cè)試結(jié)果表明,該模塊功能正確,運(yùn)行穩(wěn)定,滿(mǎn)足系統(tǒng)的要求。
【關(guān)鍵詞】：高速串行技術(shù) Virtex-6 FPGA RocketIO GTX
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號(hào)對(duì)照表11-12
• 縮略語(yǔ)對(duì)照表12-16
• 第一章 緒論16-20
• 1.1 課題背景及應(yīng)用背景16
• 1.2 高速串行技術(shù)的優(yōu)勢(shì)及發(fā)展現(xiàn)狀16-18
• 1.2.1 高速串行技術(shù)的優(yōu)勢(shì)16-17
• 1.2.2 高速串行技術(shù)的發(fā)展現(xiàn)狀17-18
• 1.3 論文內(nèi)容和章節(jié)安排18-20
• 第二章 系統(tǒng)方案設(shè)計(jì)與分析20-28
• 2.1 系統(tǒng)需求與方案設(shè)計(jì)20
• 2.2 數(shù)據(jù)采集模塊的設(shè)計(jì)20-22
• 2.2.1 數(shù)據(jù)采集模塊的設(shè)計(jì)20-21
• 2.2.2 數(shù)據(jù)采集模塊的芯片選型21-22
• 2.3 高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣的設(shè)計(jì)22-24
• 2.3.1 高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣的設(shè)計(jì)22-23
• 2.3.2 高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣的芯片選型23-24
• 2.4 存儲(chǔ)控制模塊的設(shè)計(jì)24-27
• 2.4.1 SATA接口簡(jiǎn)述24-25
• 2.4.2 存儲(chǔ)控制模塊的設(shè)計(jì)25-26
• 2.4.3 存儲(chǔ)控制模塊的芯片選型26-27
• 2.5 本章小結(jié)27-28
• 第三章 高速數(shù)據(jù)串行接.設(shè)計(jì)與實(shí)現(xiàn)28-56
• 3.1 高速數(shù)據(jù)串行接.設(shè)計(jì)方案28-29
• 3.2 RocketIO收發(fā)器介紹29-33
• 3.2.1 RocketIO主要組成部分29-31
• 3.2.2 RocketIO發(fā)送模塊介紹31-32
• 3.2.3 RocketIO接收模塊介紹32-33
• 3.3 RocketIO設(shè)計(jì)要點(diǎn)33-39
• 3.3.1 電源設(shè)計(jì)要點(diǎn)33-36
• 3.3.2 時(shí)鐘設(shè)計(jì)要點(diǎn)36-37
• 3.3.3 其他設(shè)計(jì)要點(diǎn)37-39
• 3.4 與存儲(chǔ)系統(tǒng)通信的高速串行接.設(shè)計(jì)與實(shí)現(xiàn)39-50
• 3.4.1 串行接口設(shè)計(jì)39-43
• 3.4.2 串行接口環(huán)回測(cè)試43-46
• 3.4.3 串行接口通信測(cè)試46-50
• 3.5 與ADC連接的高速串行接口設(shè)計(jì)與實(shí)現(xiàn)50-52
• 3.6 回放數(shù)據(jù)的高速串行接口設(shè)計(jì)與實(shí)現(xiàn)52-54
• 3.7 本章小結(jié)54-56
• 第四章 高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)56-78
• 4.1 數(shù)據(jù)存儲(chǔ)開(kāi)關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)56-64
• 4.1.1 數(shù)據(jù)存儲(chǔ)開(kāi)關(guān)矩陣設(shè)計(jì)56-58
• 4.1.2 數(shù)據(jù)存儲(chǔ)開(kāi)關(guān)矩陣實(shí)現(xiàn)58-64
• 4.2 數(shù)據(jù)回放開(kāi)關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)64-75
• 4.2.1 數(shù)據(jù)回放開(kāi)關(guān)矩陣設(shè)計(jì)64-67
• 4.2.2 數(shù)據(jù)回放開(kāi)關(guān)矩陣實(shí)現(xiàn)67-75
• 4.3 時(shí)鐘分配方案75
• 4.4 系統(tǒng)設(shè)計(jì)優(yōu)化75-77
• 4.4.1 FPGA可靠性設(shè)計(jì)75-77
• 4.4.2 緩存設(shè)計(jì)優(yōu)化77
• 4.5 本章小結(jié)77-78
• 第五章 總結(jié)和展望78-80
• 5.1 全文總結(jié)78
• 5.2 研究展望78-80
• 附錄A 實(shí)物硬件平臺(tái)80-82
• 參考文獻(xiàn)82-84
• 致謝84-86
• 作者簡(jiǎn)介86-87
• 1.基本情況86
• 2.教育背景86
• 3.攻讀碩士學(xué)位期間的研究成果86-87

【參考文獻(xiàn)】

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 禹應(yīng)時(shí);基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[D];北京理工大學(xué);2011年

  本文關(guān)鍵詞：高速數(shù)據(jù)緩存和開(kāi)關(guān)矩陣設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：330580