發(fā)布時(shí)間：2021-06-06 21:47

　　數(shù)據(jù)采編存儲(chǔ)裝置在智能交通以及飛機(jī)、衛(wèi)星等武器裝備系統(tǒng)的研制、測(cè)試、試驗(yàn)和維護(hù)等領(lǐng)域的應(yīng)用十分廣泛。在真實(shí)的飛行環(huán)境下進(jìn)行飛行試驗(yàn)時(shí),數(shù)據(jù)采編存儲(chǔ)裝置一方面要實(shí)現(xiàn)與飛行器的通信,另一方面要記錄飛行器的工作狀態(tài)和參數(shù)。飛行器的數(shù)據(jù)采編記錄裝置涉及多種接口類型數(shù)據(jù)的采集、編碼和存儲(chǔ),因此,多接口采編存儲(chǔ)技術(shù)的研究與實(shí)現(xiàn)有著重要的意義。本文主要針對(duì)多種通信接口的數(shù)據(jù)采編存儲(chǔ)技術(shù)進(jìn)行研究,具體包括:1553B總線接口、RS422接口、LVDS接口的電路設(shè)計(jì)及邏輯實(shí)現(xiàn);數(shù)據(jù)混合編幀處理以及數(shù)據(jù)存儲(chǔ)三個(gè)部分。論文首先介紹了數(shù)據(jù)采編記錄裝置的研究背景及意義,設(shè)計(jì)了采編存儲(chǔ)裝置的總體方案。其次,針對(duì)不同的通信接口分別進(jìn)行了硬件電路的設(shè)計(jì)及邏輯實(shí)現(xiàn),并對(duì)多種接口類型的數(shù)據(jù)進(jìn)行了混合編幀處理;然后,完成了存儲(chǔ)部分總體方案以及存儲(chǔ)芯片控制邏輯的設(shè)計(jì)。本文使用VHDL硬件描述語(yǔ)言完成了FPGA邏輯設(shè)計(jì),并運(yùn)用模塊化設(shè)計(jì)方法對(duì)各模塊進(jìn)行了劃分。重點(diǎn)論述了1553B接口單元的方案選擇、電路設(shè)計(jì)、BU-61580協(xié)議芯片的初始化配置,以及多通信接口數(shù)據(jù)傳輸速率不匹配問(wèn)題的解決方法;并采用CRC+ECC雙校驗(yàn)機(jī)制對(duì)打... 

【文章來(lái)源】：中北大學(xué)山西省

【文章頁(yè)數(shù)】：67 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

UVPX3-SBD存儲(chǔ)板卡Figure1-33UVPX3-SBDMemoryCard

中北大學(xué)學(xué)位論文27圖3-11LVDS數(shù)據(jù)接收電路Figure3-11LVDS-datareceivingcircuit3.2.3LVDS接口邏輯設(shè)計(jì)LVDS接口單元的邏輯設(shè)計(jì)主要是對(duì)SN65LV1224串并轉(zhuǎn)換芯片控制信號(hào)的電平操作以及大量數(shù)據(jù)的處理。傳輸線上的串行數(shù)據(jù)在進(jìn)入FPGA之前利用電平轉(zhuǎn)換芯片進(jìn)行串并準(zhǔn)換，解串后的數(shù)據(jù)位數(shù)為8bit。DS92LV1023串化器與DS92LV1224解串器需配對(duì)使用，為系統(tǒng)加電后，將兩個(gè)芯片的所有輸出引腳設(shè)置為三態(tài)輸出，然后啟動(dòng)鎖相環(huán)（PhaseLockedLoop）跟蹤并鎖定本地TCLK和REFCLK時(shí)鐘。LVDS發(fā)送模塊的串化器一直向LVDS接口單元的解串器發(fā)送同步信號(hào)，直到解串器的PLL成功鎖定同步時(shí)鐘后才停止發(fā)送。LVDS接收模塊在完成同步時(shí)鐘的鎖定后開(kāi)始接收數(shù)據(jù)，如果在數(shù)據(jù)傳輸過(guò)程中鎖相環(huán)失鎖，會(huì)將LOCK置為高電平，串化器通過(guò)讀取LOCK信號(hào)的狀態(tài)來(lái)判斷是否發(fā)送同步信號(hào)[42]。同步操作完成后，串化器與解串器的LOCK均為低電平，此時(shí)，LVDS接收端開(kāi)始接收10位數(shù)據(jù)信息。為了保證LVDS數(shù)據(jù)能夠準(zhǔn)確無(wú)誤的傳輸，通常會(huì)讓LVDS鏈路一直處于同步狀態(tài)，隨時(shí)為數(shù)據(jù)傳輸做好準(zhǔn)備。但由于數(shù)據(jù)是突發(fā)傳輸，換言之，LVDS接口單元沒(méi)有連續(xù)的數(shù)據(jù)源，因此通常會(huì)在沒(méi)有數(shù)據(jù)源時(shí)寫無(wú)效數(shù)據(jù)來(lái)維持鏈路的同步狀態(tài)。傳輸?shù)?0位數(shù)據(jù)位中只有8位有效數(shù)據(jù)，其中的高兩位用來(lái)判斷數(shù)據(jù)信息是否有效，若高兩位電平組合為“00”，代表數(shù)據(jù)有效，然后將解串后的8位有效并行數(shù)據(jù)傳輸至緩存FIFO_2中，若高兩位電平組合不為“00”，代表數(shù)據(jù)無(wú)效。LVDS接口單元只接收有效數(shù)據(jù)，若接收到無(wú)效數(shù)據(jù)，直接將其丟棄。LVDS數(shù)據(jù)接收邏輯流程圖如圖3-12

中北大學(xué)學(xué)位論文29速度為10Mb/s，最長(zhǎng)距離為1219米，然而若要使RS422數(shù)據(jù)的傳輸距離達(dá)到1219米，那么它的最大傳輸速度不可能為10Mb/s，實(shí)際上僅為100Kb/s。3.3.2RS422接口電路設(shè)計(jì)RS422數(shù)據(jù)接收電路主要負(fù)責(zé)接收1路數(shù)字信號(hào)、1路數(shù)據(jù)回讀指令，數(shù)據(jù)傳輸速率分別為：5.28Mb/s、921.6Kb/s，但只對(duì)數(shù)字量信號(hào)進(jìn)行記錄，RS422接口電路設(shè)計(jì)如圖3-13所示。論文選用TI（德州儀器）公司的DS26C32A作為RS422接口協(xié)議芯片，該芯片的工作電壓是+5V，最多可接收4路RS422數(shù)據(jù)，最小差分輸入電壓為200mV，具有CMOS低功耗特性，因此，DS26C32A即可滿足RS422數(shù)據(jù)的接收要求。而且該芯片內(nèi)部集成的上下拉電阻可有效地避免沒(méi)有使用的通道造成的輸出震蕩現(xiàn)象。圖3-13RS422接口電路設(shè)計(jì)Figure3-13CircuitdesignofRS422interface為了提高電路抗干擾能力，對(duì)電路進(jìn)行了隔離設(shè)計(jì)，隔離芯片選用了通過(guò)光電轉(zhuǎn)化作用從而減小電信號(hào)干擾的光耦隔離芯片HCPL-0631[44]。HCPL-0631為雙通道高速光耦隔離器，不僅可以承受5V的反向電壓，還可以承受較長(zhǎng)時(shí)間的瞬態(tài)干擾，另外，其傳輸速率可達(dá)10Mb/s，可滿足電路要求。經(jīng)過(guò)光耦隔離器后的TTL電平信號(hào)通過(guò)FPGA解碼，解碼后的8位并行數(shù)據(jù)暫存至異步FIFO中。為使HCPL0631能夠穩(wěn)定地輸出數(shù)字信號(hào)，分別在數(shù)據(jù)輸入端、輸出端接入上拉電阻R16、R17[45]。電路收發(fā)端總是需要傳輸線進(jìn)行信號(hào)連接，而信號(hào)的傳輸線效應(yīng)會(huì)對(duì)傳輸速率較高的數(shù)字量信號(hào)產(chǎn)生影響[46]，為了有效保證接收端的信號(hào)完整性，論文在接收端并接了匹配電阻R27。傳輸線通常采用雙絞屏蔽線，其特征阻抗大約為100～120Ω，設(shè)計(jì)中R27取100Ω。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號(hào)：3215201