本文的主要工作是設(shè)計應(yīng)用于32位嵌入式微處理器的低功耗高速數(shù)據(jù)和指令片上緩沖存儲器（Cache）。本文分析了集成電路的飛速發(fā)展對低功耗處理器的要求和片上高速緩存器在SOC系統(tǒng)中的重要作用及其占的大額功耗比例的現(xiàn)狀,提出低功耗高速Cache設(shè)計的必要性和可行性。最后根據(jù)兩塊Cache的不同功能要求,設(shè)計了低功耗與高速的數(shù)據(jù)和指令Cache。本文從Cache的總體結(jié)構(gòu)著手,針對指令Cache對數(shù)據(jù)延遲的容忍性強(qiáng)于數(shù)據(jù)Cache的特點,提出了兩相Tag比較結(jié)構(gòu),降低了指令Cache的功耗,提高了工作速度。同時采用動態(tài)電壓控制優(yōu)化了SRAM單元的存儲性能,提高了數(shù)據(jù)的穩(wěn)定性和可寫性。具體的電路設(shè)計包含數(shù)字部分和全定制部分。數(shù)字外圍電路的主要作用是提高命中率和降低失效懲罰,本文采用了綜合型LFU替換算法提高命中率,另外采用FB優(yōu)先預(yù)取技術(shù)和兩級寫緩存技術(shù)減小了失效時讀寫數(shù)據(jù)的等待時間。最后用處理器行為模型對Cache行為級模型進(jìn)行了FPGA仿真驗證。Cache全定制設(shè)計的主要目標(biāo)是降低命中時的功耗和訪存時間,提高數(shù)據(jù)的穩(wěn)定性。本文在現(xiàn)有的Cache低功耗設(shè)計方法基礎(chǔ)上結(jié)合最新的SRAM電路低功耗... 

【文章來源】：復(fù)旦大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：88 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
英文摘要Abstract
第一章 低功耗設(shè)計技術(shù)和Cache綜述
    1.1 低功耗設(shè)計問題
        1.1.1 低功耗設(shè)計的意義
        1.1.2 低功耗高速片上緩存器
        1.1.3 CMOS電路的功耗分析
    1.2 Cache綜述
        1.2.1 Cache的工作原理
        1.2.2 Cache存儲系統(tǒng)的四個問題
        1.2.3 Cache的性能指標(biāo)
    1.3 本論文的主要工作和章節(jié)安排
        1.3.1 主要工作
        1.3.2 章節(jié)安排
第二章 Cache電路的總體結(jié)構(gòu)
    2.1 Cache電路的架構(gòu)
    2.2 參數(shù)選擇和設(shè)計指標(biāo)
        2.2.1 參數(shù)選擇
        2.2.2 設(shè)計指標(biāo)
    2.3 SRAM結(jié)構(gòu)原理
        2.3.1 SRAM的基本結(jié)構(gòu)和操作原理
        2.3.2 SRAM的靜態(tài)噪聲容限
        2.3.3 SRAM的動態(tài)電壓轉(zhuǎn)換下的寫容限
    2.4 D-Cache的串行查找方式
    2.5 I-Cache的兩相Tag比較設(shè)計
        2.5.1 原理與訪存步驟
        2.5.2 兩相Tag比較的低功耗與高速效果分析
        2.5.3 小結(jié)
第三章 Cache數(shù)字外圍控制電路
    3.1 FB(Fill Buffer)的請求字優(yōu)先讀取和并行排空
    3.2 WB(Write Buffer)的兩級分布
    3.3 綜合型LFU替換策略
    3.4 狀態(tài)機(jī)設(shè)計
    3.5 數(shù)字控制電路仿真和驗證結(jié)果
第四章 面向低功耗的全定制Cache設(shè)計
    4.1 目前的低功耗Cache設(shè)計技術(shù)
    4.2 低功耗的讀操作-間歇式預(yù)充電策略
        4.2.1 預(yù)充電策略
        4.2.2 改進(jìn)的間歇式預(yù)充電電路
        4.2.3 仿真結(jié)果
    4.3 低功耗的電荷循環(huán)寫操作
        4.3.1 電荷循環(huán)寫策略
        4.3.2 電荷循環(huán)策略在本文中的應(yīng)用
        4.3.3 仿真結(jié)果
    4.4 高穩(wěn)定性低功耗電壓控制方案
        4.4.1 單元陣列的寫電壓浮動和電壓分列控制
        4.4.2 電壓反偏與電壓控制電路
    4.5 I-Cache的Tag省略比較
第五章 面向高速的全定制Cache設(shè)計
    5.1 LSDL譯碼電路
    5.2 字線驅(qū)動電路
    5.3 自定時電路
    5.4 高靈敏寬工作電壓范圍的靈敏放大器
    5.5 分裂式動態(tài)比較器
    5.6 關(guān)鍵路徑基本單元的優(yōu)化
第六章 全定制Cache電路仿真結(jié)果與物理實現(xiàn)
    6.1 Cache全定制電路的功能仿真
        6.1.1 Index Data讀寫操作功能仿真
        6.1.2 Index Tag讀寫操作功能仿真
        6.1.3 Index Valid讀寫操作功能仿真
        6.1.4 I-Cache的Compare兩相讀寫操作功能仿真
        6.1.5 D-Cache的Compare單周期讀寫操作功能仿真
    6.2 Cache全定制電路的速度與功耗仿真與比較分析
    6.3 Cache全定制電路的物理實現(xiàn)與分析
第七章 總結(jié)與展望
參考文獻(xiàn)
致謝


【參考文獻(xiàn)】：
期刊論文
[1]一種低功耗的高性能四路組相聯(lián)CMOS高速緩沖存儲器（英文）[J]. 孫慧,李文宏,章倩苓.  半導(dǎo)體學(xué)報. 2004(04)



本文編號：3201383