隨著數(shù)字信號處理技術(shù)的不斷發(fā)展,大多數(shù)領(lǐng)域?qū)η度胧较到y(tǒng)進(jìn)行信息處理要求的日益提高,新的功能強(qiáng)勁的高性能數(shù)字信號處理器相繼推出。單核處理器內(nèi)核頻率可達(dá)到1.25GHz,并且具有豐富的高速內(nèi)存、外設(shè)接口,但隨著通信和圖像處理等算法復(fù)雜度的增加,以及對信號處理質(zhì)量和實時性要求的日漸精密和嚴(yán)格,單個處理器核已經(jīng)不能很好地滿足處理要求,所以設(shè)計實現(xiàn)基于多核DSP（Digital Signal Processor）的處理系統(tǒng)或多DSP高速并行處理系統(tǒng)成為必要。嵌入式系統(tǒng)硬件平臺性能主要取決于核心處理模塊處理性能、互連接口帶寬以及互連拓?fù)浣Y(jié)構(gòu)。本設(shè)計是基于TI最新高性能8核DSP處理器TMS320C6678及邏輯芯片XC5VLX110T的高速并行處理系統(tǒng),不僅具有優(yōu)秀的內(nèi)核處理性能,而且互連接口具有極高的數(shù)據(jù)傳輸能力�？紤]到處理對象的不確定性,系統(tǒng)還需要具有一定的通用性和深度擴(kuò)展性。本課題設(shè)計以實際項目應(yīng)用為依托,構(gòu)建的并行處理系統(tǒng)硬件平臺是整機(jī)系統(tǒng)的一部分,主要進(jìn)行復(fù)雜算法的處理。板卡采用標(biāo)準(zhǔn)的6U尺寸,通過CPCI-E連接器與高速背板進(jìn)行連接,實現(xiàn)系統(tǒng)互連和擴(kuò)展功能。本系統(tǒng)設(shè)計以DSP + FP... 

【文章來源】：北京工業(yè)大學(xué)北京市 211工程院校

【文章頁數(shù)】：90 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 課題背景
    1.2 課題相關(guān)技術(shù)
        1.2.1 高性能數(shù)字信號處理技術(shù)
        1.2.2 高速串行接口技術(shù)
        1.2.3 并行處理技術(shù)
        1.2.4 可重構(gòu)技術(shù)
    1.3 發(fā)展現(xiàn)狀及課題難點和目標(biāo)
    1.4 論文結(jié)構(gòu)
第2章 系統(tǒng)設(shè)計方案
    2.1 整機(jī)系統(tǒng)
    2.2 芯片選型
        2.2.1 DSP 處理器選型
        2.2.2 不同處理器比較
        2.2.3 FPGA 選型
    2.3 并行系統(tǒng)構(gòu)架
        2.3.1 并行系統(tǒng)分析
        2.3.2 互連接口方案
        2.3.3 系統(tǒng)結(jié)構(gòu)
        2.3.4 系統(tǒng)性能分析
    2.4 本章小結(jié)
第3章 系統(tǒng)接口電路設(shè)計
    3.1 TMS320C6678 電路設(shè)計
        3.1.1 JTAG 調(diào)試口電路設(shè)計
        3.1.2 時鐘電路設(shè)計
        3.1.3 外部存儲器電路設(shè)計
        3.1.4 高速串行接口電路設(shè)計
        3.1.5 TMS320C6678 其它部分電路設(shè)計
    3.2 XC5VLX110T 電路設(shè)計
        3.2.1 配置電路設(shè)計
        3.2.2 時鐘電路設(shè)計
        3.2.3 Rocket IO 接口電路設(shè)計
        3.2.4 可配置IO 分配及電路設(shè)計
        3.2.5 存儲器接口電路設(shè)計
    3.3 本章小結(jié)
第4章 系統(tǒng)電源
    4.1 系統(tǒng)功耗分析
        4.1.1 TMS320C6678 功耗分析
        4.1.2 XC5VLX110T 功耗分析
        4.1.3 高速存儲器功耗分析
        4.1.4 系統(tǒng)總體功耗分析
    4.2 系統(tǒng)電源設(shè)計
        4.2.1 電源方案
        4.2.2 電源電路設(shè)計
    4.3 系統(tǒng)電源上電順序
        4.3.1 系統(tǒng)電源上電順序分析
        4.3.2 系統(tǒng)上電順序電路設(shè)計
    4.4 本章小結(jié)
第5章 PCB 設(shè)計及信號完整性設(shè)計
    5.1 PCB 設(shè)計
        5.1.1 疊層設(shè)計
        5.1.2 PCB 布局
        5.1.3 PCB 布線
    5.2 信號完整性設(shè)計
        5.2.1 高速PCB 效應(yīng)
        5.2.2 信號完整性分析
        5.2.3 HyperLynx 仿真
    5.3 本章小結(jié)
總結(jié)
參考文獻(xiàn)
攻讀碩士學(xué)位期間所發(fā)表的學(xué)術(shù)論文
致謝


【參考文獻(xiàn)】：
期刊論文
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[2]一種基于通用DSP的并行處理系統(tǒng)設(shè)計[J]. 徐明,姜樹明,陳長英,宋棟.  福建電腦. 2009(11)
[3]并行計算與并行處理技術(shù)的應(yīng)用研究[J]. 谷國太,肖漢.  河南理工大學(xué)學(xué)報(自然科學(xué)版). 2009(05)
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碩士論文
[1]RapidIO技術(shù)在信號處理系統(tǒng)中的應(yīng)用與研究[D]. 汪星宇.南京理工大學(xué) 2009
[2]基于TS201的圖像信息處理機(jī)硬件設(shè)計[D]. 高青.北京工業(yè)大學(xué) 2009
[3]基于FPGA的通用實時信號處理系統(tǒng)的硬件設(shè)計與實現(xiàn)[D]. 劉李明.北京工業(yè)大學(xué) 2009



本文編號：3184683