本論文設(shè)計(jì)了一款8位CISC結(jié)構(gòu)的Turibo—51的CPU軟核。它的主要特點(diǎn)是：采用了哈佛體系結(jié)構(gòu)，有兩級流水線，單獨(dú)的PC操作模塊，與標(biāo)準(zhǔn)51的指令集完全兼容，每個(gè)機(jī)器周期用四個(gè)節(jié)拍clock實(shí)現(xiàn)，相對于傳統(tǒng)的8051來說，沒有浪費(fèi)的時(shí)鐘周期和存貯周期。在相同的時(shí)鐘下，根據(jù)指令類型的不同，其指令執(zhí)行速度要比傳統(tǒng)8051快1.5至3倍。 本文采用自上而下的正向設(shè)計(jì)流程，重新安排了8051指令的執(zhí)行時(shí)序，完成了CPU的系統(tǒng)結(jié)構(gòu)劃分，數(shù)據(jù)通道和控制邏輯設(shè)計(jì)，以及可綜合RTL描述，仿真綜合，F(xiàn)PGA驗(yàn)證等一系列的工作，完整地實(shí)現(xiàn)了軟核的設(shè)計(jì)和驗(yàn)證。結(jié)果表明，該軟核性能良好，功能正確，可以很容易作為一個(gè)嵌入式內(nèi)核應(yīng)用于各種專用集成電路中，實(shí)現(xiàn)系統(tǒng)的集成。 

【文章來源】：貴州大學(xué)貴州省 211工程院校

【文章頁數(shù)】：79 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖3兩級流水線

在芯片的驗(yàn)證實(shí)現(xiàn)這一章主要講述芯片的TRL代碼的編寫、仿真，系統(tǒng)的驗(yàn)證和FPGA的實(shí)現(xiàn)。介紹了可綜合TRL級的verligo代碼的編寫風(fēng)格及實(shí)現(xiàn)，并在仿真中給出了四拍實(shí)現(xiàn)的部分指令的波形，如圖6是用一個(gè)四拍實(shí)現(xiàn)的間接尋址(MOVA@形)的波形圖，這條為單字節(jié)單周期指令，有兩次讀RAM一次寫ACC的。從而驗(yàn)證了指令的每個(gè)機(jī)器周期的四拍的實(shí)現(xiàn)。證明了設(shè)計(jì)的邏輯功能與預(yù)期結(jié)果完全吻合，功能正確。圖6、間接尋址波形圖

以大大節(jié)省每個(gè)機(jī)器周期中的節(jié)拍數(shù)(。1ock)，從而加快指令的執(zhí)行速度。標(biāo)準(zhǔn)51的指令操作時(shí)序的分析:圖3一1為執(zhí)行單周期指令的CUP時(shí)序，三種指令分別為單字節(jié)單周期指令、雙字節(jié)單周期指令、單字節(jié)雙周期指令，三者都在SIPZ期間由CUP取指令，即將指令代碼讀入指令寄存器，同時(shí)程序計(jì)數(shù)器CP加1;在同一個(gè)機(jī)器周期的S4期間再讀第二個(gè)字節(jié)。其中單字節(jié)單周期在S4雖然也讀操作碼，但既是單字節(jié)指令，讀的是已經(jīng)是下一條指令了，故讀后丟棄不用，CP也不加1，每種指令均在S6PZ結(jié)?

【參考文獻(xiàn)】：
期刊論文
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本文編號：3057503