分析了常見高速串行總線測試方案的優(yōu)缺點,針對VPX高速背板結(jié)構(gòu)和信號定義特征,提出了一種低成本的VPX背板高速串行總線的測試方法。該方法以FPGA為運算核心,通過巧妙的結(jié)構(gòu)設(shè)計和高速串行電路設(shè)計,實現(xiàn)了單次同時測試最多16對高速收發(fā)通道,且可進行高速串行總線從物理層、鏈路層到協(xié)議層的信號誤碼率測試和眼圖測試,每通道測試速率可大于10 Gb/s。 

【文章來源】：電子技術(shù)應(yīng)用. 2020,46(10)

【文章頁數(shù)】：5 頁

【部分圖文】：

典型高速互聯(lián)系統(tǒng)

高速串行總線測試卡設(shè)計示意圖

電路設(shè)計框圖

【參考文獻】：
期刊論文
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本文編號：3057535