本課題結(jié)合實際的裝備研究需求,以某型雷達導(dǎo)引頭為應(yīng)用背景,設(shè)計實現(xiàn)了一個雷達信息實時采集、存儲與回放系統(tǒng)。本文首先對中頻采集存儲與回放系統(tǒng)的基本組成、工作原理和發(fā)展現(xiàn)狀進行了研究,在現(xiàn)有的研究基礎(chǔ)和技術(shù)水平上提出了一種基于固態(tài)存儲技術(shù)和PXIE(PXI Express)總線的模塊化設(shè)計方法,滿足了中頻采集與回放系統(tǒng)對高數(shù)據(jù)率、大數(shù)據(jù)容量存儲的需求。其次,基于FPGA設(shè)計實現(xiàn)了該系統(tǒng)中必備的中頻信號采集模塊、中頻信號回放模塊、存儲模塊以及處理控制核心模塊等;最后,針對中頻采集、回放模塊和固態(tài)存儲模塊進行了關(guān)鍵參數(shù)測試,測試結(jié)果表明,系統(tǒng)采樣精度為14bits,有效采樣位數(shù)最低可達到8.5bits,系統(tǒng)回放精度為14bits,存儲深度最大為576GB,系統(tǒng)的采樣精度和存儲深度有較大提高,能夠滿足本項目雷達導(dǎo)引頭的要求。 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：68 頁

【學(xué)位級別】：碩士

【部分圖文】：

ADS6149前端單端與差分信號轉(zhuǎn)換設(shè)計圖

圖 3.3 ADS6149 硬件電路圖3.1.4 FPGA 電路設(shè)計在本設(shè)計中，F(xiàn)PGA部分完成模數(shù)轉(zhuǎn)換采樣數(shù)據(jù)的接收、處理以及傳輸功能，且由于FPGA廠商提供了標(biāo)準(zhǔn)的外圍電路，故FPGA部分電路設(shè)計主要是FPGA型號的選擇。本設(shè)計采用XILINX公司的VIRTEX-4 系列FPGA，以配合高速數(shù)據(jù)采集部分。Virtex-4 的性能特點如 表 3.2 所示：表 3.2 Virtex-4 性能特點性能500 MHz 系統(tǒng)時鐘技術(shù)1Gb/s SelectIO 并行 I/O622 Mb/s–6.5 Gb/s RocketIO 收發(fā)器256GMACS （18x18） 數(shù)字信號處理電路450 MHz，680 DMIPS PowerPC 處理-單個器件內(nèi)的 DMIPS 高達 1360集成度高200，000 邏輯單元：實現(xiàn)大型 SoC 設(shè)計嵌入式功能：提高有效邏輯容量并降低器件成本降低功耗

圖 3.5 ADC 的信噪比電路設(shè)計常用的一些器件，在很多設(shè)計中，多采用，DSP）產(chǎn)生一個時鐘作為ADC的采樣時鐘，這是A素質(zhì)約了系統(tǒng)性能的提高。表 3.3 常見器件的時鐘抖動常見的門類型 抖動單片機 0.5~10nsFPGA 33~200ps74LS00 4.94ps74HCT00 2.2ps74ACT00 0.99psMC100EL16（PECL） 0.70ps對于高速 ADC 系統(tǒng)而言至關(guān)重要 ，一個高質(zhì)量的關(guān)鍵。這是因為時鐘信號的時序準(zhǔn)確性直接影響源是不會抖動的，因此 ADC 可以精確的在每個固實際電路中各種不確定的因素都會造成時鐘的抖動注 芯 片 引 入 的 抖 動 ， 根 據(jù) 抖 動 和 ADC 信 噪

【參考文獻】：
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本文編號：2929591