本課題結(jié)合實(shí)際的裝備研究需求,以某型雷達(dá)導(dǎo)引頭為應(yīng)用背景,設(shè)計(jì)實(shí)現(xiàn)了一個(gè)雷達(dá)信息實(shí)時(shí)采集、存儲(chǔ)與回放系統(tǒng)。本文首先對(duì)中頻采集存儲(chǔ)與回放系統(tǒng)的基本組成、工作原理和發(fā)展現(xiàn)狀進(jìn)行了研究,在現(xiàn)有的研究基礎(chǔ)和技術(shù)水平上提出了一種基于固態(tài)存儲(chǔ)技術(shù)和PXIE(PXI Express)總線(xiàn)的模塊化設(shè)計(jì)方法,滿(mǎn)足了中頻采集與回放系統(tǒng)對(duì)高數(shù)據(jù)率、大數(shù)據(jù)容量存儲(chǔ)的需求。其次,基于FPGA設(shè)計(jì)實(shí)現(xiàn)了該系統(tǒng)中必備的中頻信號(hào)采集模塊、中頻信號(hào)回放模塊、存儲(chǔ)模塊以及處理控制核心模塊等;最后,針對(duì)中頻采集、回放模塊和固態(tài)存儲(chǔ)模塊進(jìn)行了關(guān)鍵參數(shù)測(cè)試,測(cè)試結(jié)果表明,系統(tǒng)采樣精度為14bits,有效采樣位數(shù)最低可達(dá)到8.5bits,系統(tǒng)回放精度為14bits,存儲(chǔ)深度最大為576GB,系統(tǒng)的采樣精度和存儲(chǔ)深度有較大提高,能夠滿(mǎn)足本項(xiàng)目雷達(dá)導(dǎo)引頭的要求。 

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

ADS6149前端單端與差分信號(hào)轉(zhuǎn)換設(shè)計(jì)圖

圖 3.3 ADS6149 硬件電路圖3.1.4 FPGA 電路設(shè)計(jì)在本設(shè)計(jì)中，F(xiàn)PGA部分完成模數(shù)轉(zhuǎn)換采樣數(shù)據(jù)的接收、處理以及傳輸功能，且由于FPGA廠商提供了標(biāo)準(zhǔn)的外圍電路，故FPGA部分電路設(shè)計(jì)主要是FPGA型號(hào)的選擇。本設(shè)計(jì)采用XILINX公司的VIRTEX-4 系列FPGA，以配合高速數(shù)據(jù)采集部分。Virtex-4 的性能特點(diǎn)如 表 3.2 所示：表 3.2 Virtex-4 性能特點(diǎn)性能500 MHz 系統(tǒng)時(shí)鐘技術(shù)1Gb/s SelectIO 并行 I/O622 Mb/s–6.5 Gb/s RocketIO 收發(fā)器256GMACS （18x18） 數(shù)字信號(hào)處理電路450 MHz，680 DMIPS PowerPC 處理-單個(gè)器件內(nèi)的 DMIPS 高達(dá) 1360集成度高200，000 邏輯單元：實(shí)現(xiàn)大型 SoC 設(shè)計(jì)嵌入式功能：提高有效邏輯容量并降低器件成本降低功耗

圖 3.5 ADC 的信噪比電路設(shè)計(jì)常用的一些器件，在很多設(shè)計(jì)中，多采用，DSP）產(chǎn)生一個(gè)時(shí)鐘作為ADC的采樣時(shí)鐘，這是A素質(zhì)約了系統(tǒng)性能的提高。表 3.3 常見(jiàn)器件的時(shí)鐘抖動(dòng)常見(jiàn)的門(mén)類(lèi)型 抖動(dòng)單片機(jī) 0.5~10nsFPGA 33~200ps74LS00 4.94ps74HCT00 2.2ps74ACT00 0.99psMC100EL16（PECL） 0.70ps對(duì)于高速 ADC 系統(tǒng)而言至關(guān)重要 ，一個(gè)高質(zhì)量的關(guān)鍵。這是因?yàn)闀r(shí)鐘信號(hào)的時(shí)序準(zhǔn)確性直接影響源是不會(huì)抖動(dòng)的，因此 ADC 可以精確的在每個(gè)固實(shí)際電路中各種不確定的因素都會(huì)造成時(shí)鐘的抖動(dòng)注 芯 片 引 入 的 抖 動(dòng) ， 根 據(jù) 抖 動(dòng) 和 ADC 信 噪

【參考文獻(xiàn)】：
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