隨著集成電路集成度和復(fù)雜度的提高,嵌入式存儲(chǔ)器在片上系統(tǒng)芯片(SoC)上占有越來(lái)越多的比重。由于嵌入式存儲(chǔ)器中晶體管密集,存在高布線密度、高復(fù)雜度和高工作頻率等因素,很容易發(fā)生物理缺陷。而且存儲(chǔ)器嵌入在芯片中,并非所有的引腳都被連到芯片引腳上,故傳統(tǒng)的測(cè)試方案不能有效支持測(cè)試。因此,研究高效率的測(cè)試算法,建立有效地嵌入式存儲(chǔ)器測(cè)試方法,對(duì)提高芯片成品率,降低芯片生產(chǎn)成本具有十分重要的意義,而內(nèi)建自測(cè)試(BIST)則成為當(dāng)前針對(duì)嵌入式存儲(chǔ)器測(cè)試的一種經(jīng)濟(jì)有效的途徑。本論文主要采用了內(nèi)建自測(cè)試(BIST)對(duì)數(shù)字基帶芯片中的存儲(chǔ)器進(jìn)行可測(cè)性設(shè)計(jì)。第一章介紹了幾種可測(cè)性設(shè)計(jì)方法,比較了它們的特點(diǎn),確定了各自的適用范圍:第二章對(duì)存儲(chǔ)器的類型和測(cè)試方法,以及測(cè)試難點(diǎn)進(jìn)行闡述和分析;第三章根據(jù)存儲(chǔ)器內(nèi)建自測(cè)試(BIST)對(duì)SDRAM進(jìn)行了可測(cè)性設(shè)計(jì),完成后可以用正常的工作速度實(shí)現(xiàn)對(duì)存儲(chǔ)器的測(cè)試;第四章對(duì)存儲(chǔ)器功能進(jìn)行測(cè)試和驗(yàn)證,對(duì)輸入和輸出結(jié)果進(jìn)行比較分析,并用軟件仿真實(shí)現(xiàn)了BIST設(shè)計(jì),結(jié)果表明該方法是正確、有效和快速的。實(shí)驗(yàn)證明內(nèi)建自測(cè)試方法對(duì)測(cè)試儀器的要求可以大大降低,能夠進(jìn)行全速測(cè)試,從而顯... 

【文章來(lái)源】：東華大學(xué)上海市 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：69 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
目錄
第一章 緒論
    1.1 集成電路測(cè)試的重要性
    1.2 可測(cè)性設(shè)計(jì)
    1.3 測(cè)試技術(shù)
    1.4 論文的研究?jī)?nèi)容
第二章 存儲(chǔ)器技術(shù)
    2.1 存儲(chǔ)器類型
    2.2 存儲(chǔ)器的測(cè)試方法
    2.3 存儲(chǔ)器測(cè)試使用的算法
    2.4 存儲(chǔ)器測(cè)試的難點(diǎn)
第三章 存儲(chǔ)器內(nèi)建自測(cè)試設(shè)計(jì)
    3.1 存儲(chǔ)器內(nèi)建自測(cè)試原理
    3.2 存儲(chǔ)單元的故障模式
    3.3 存儲(chǔ)器故障檢測(cè)
    3.4 各種故障模型的測(cè)試要求
    3.5 存儲(chǔ)器的BIST模型和算法
    3.6 SDRAM的測(cè)試設(shè)計(jì)
第四章 存儲(chǔ)器功能測(cè)試與驗(yàn)證
    4.1 存儲(chǔ)器接口電路測(cè)試
    4.2 數(shù)據(jù)線測(cè)試
    4.3 地址線測(cè)試
    4.4 測(cè)試程序
    4.5 SDRAM測(cè)試
第五章總結(jié)與展望
    5.1 本文總結(jié)
    5.2 本文展望
攻讀碩士期間發(fā)表論文
致謝
參考文獻(xiàn)


【參考文獻(xiàn)】：
期刊論文
[1]基于自動(dòng)測(cè)試系統(tǒng)的ADC測(cè)試開(kāi)發(fā)[J]. 張建強(qiáng),馮建華,馮建科.  儀器儀表學(xué)報(bào). 2007(02)
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碩士論文
[1]嵌入式微處理器可測(cè)性設(shè)計(jì)研究與實(shí)現(xiàn)[D]. 高樹(shù)靜.青島大學(xué) 2003
[2]DSPC50的可測(cè)性設(shè)計(jì)及電路實(shí)現(xiàn)[D]. 朱小莉.湖南大學(xué) 2003



本文編號(hào)：2922576