高性能乘法器是現(xiàn)代數(shù)字信號處理器(DSP)中的重要部件,是完成高性能實時數(shù)字信號處理和圖像處理的關(guān)鍵所在。浮點乘法器具有面積大、延遲長、結(jié)構(gòu)復(fù)雜的特點。如何設(shè)計出高速、簡單且結(jié)構(gòu)規(guī)則的浮點乘法器成為廣泛關(guān)注的問題。過去的十年中,研究者擴展了Booth編碼算法的空間,提高了乘法器的性能;改進了部分積壓縮技術(shù),使乘法器結(jié)構(gòu)更加規(guī)則;以傳輸管邏輯、多路選擇器和動態(tài)技術(shù)為基礎(chǔ)的各種電路實現(xiàn)方法也持續(xù)刷新高性能乘法器的實現(xiàn)記錄;與此同時,與物理實現(xiàn)緊密相關(guān)的乘法器拓撲結(jié)構(gòu)的研究也碩果累累。但不斷提高的高性能運算需求使得高性能乘法器的設(shè)計和實現(xiàn)仍然是當前的熱門話題。本文結(jié)合中國電子科技集團第五十八研究所預(yù)研項目中的浮點乘法運算部件的設(shè)計工作,從延遲、面積、結(jié)構(gòu)復(fù)雜性等方面系統(tǒng)地研究了乘法部件的各個過程。在研究了乘法器Booth編碼算法,乘法器部分積壓縮拓撲結(jié)構(gòu)和高速求和等算法的基礎(chǔ)上,分析比較乘法器各部分的不同實現(xiàn)方法,設(shè)計了一個高性能的32位浮點并行乘法器,乘法器的指數(shù)部分與尾數(shù)部分并行運算,縮短了關(guān)鍵路徑;采用修正Booth編碼縮減了部分積數(shù)量;采用結(jié)構(gòu)規(guī)整的(4:2)壓縮樹結(jié)構(gòu)加快部分積的求... 

【文章來源】：江南大學(xué)江蘇省 211工程院校 教育部直屬院校

【文章頁數(shù)】：87 頁

【學(xué)位級別】：碩士

【部分圖文】：

陣列乘法器

圖 3-5 Booth 編碼乘法3.2.3 修正 Booth 編碼顯然，采用Booth編碼并沒有提高乘法器的運算速度，1961年O.L.Mcsorley把B算法中的每次交疊檢驗乘法的兩位推廣到每次交疊檢驗三位，即著名的Booth-MacSorley算法也叫Booth2算法或修正Booth算法. 本文后面提到的 Booth 或正Booth算法都是指的這種算法。修正Booth算法每次編碼時檢查3位，其中2位來自當組，第3位來自高一組的最低位。實際上，每組的最低位被檢查2次。這種改進Boot法能保證使部分積減少一半，從而提高了運算速度并降低了硬件復(fù)雜度。該算法在1年被L.P.Rubinfield所證明【45】。修正Booth算法根據(jù)每組的編碼結(jié)果的不同來選擇被乘數(shù)的倍數(shù){0, M, -M, -2M}。電路實現(xiàn)時，先對補碼形式的N位乘數(shù)1210Yyy... yyn n = 進行擴充符號位， 是奇數(shù)，需擴充一位附加符號位 1=nny y。然后進行分組編碼，根據(jù)編碼信息對被乘進行相應(yīng)操作來產(chǎn)生部分積，部分積的總數(shù)為 ( n +1)/2。由于編碼時每次取乘數(shù)的兩

減少到了 177（包括符號擴展位和常數(shù)位）。這種編碼方式并非沒有代價的。首先編碼部分需要大量邏輯，而部分積選擇邏輯也比較復(fù)雜。通過減少部分積的數(shù)量節(jié)約下來的延遲和面積優(yōu)勢也許會被產(chǎn)生部分積的電路帶來的延遲和面積所抵消，特別是對于位寬較小的乘法器更是如此。

【參考文獻】：
期刊論文
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博士論文
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本文編號：2922516