采用多核體系結(jié)構(gòu)能夠提高處理器的性能,但多核處理器中有多個(gè)處理器核訪問(wèn)存儲(chǔ)器,對(duì)存儲(chǔ)系統(tǒng)帶寬需求增加,“存儲(chǔ)墻”問(wèn)題表現(xiàn)更為突出,給存儲(chǔ)系統(tǒng)設(shè)計(jì)帶來(lái)了挑戰(zhàn)。本文全面分析了同步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)(Synchronous Data Triggered Architecture,SDTA)下典型應(yīng)用程序的數(shù)據(jù)訪問(wèn)特征,在上述分析基礎(chǔ)上,圍繞同步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)多核處理器存儲(chǔ)系統(tǒng)相關(guān)的一系列關(guān)鍵技術(shù)展開(kāi)研究,取得了相關(guān)的研究成果,對(duì)提高多核處理器整體性能具有重要意義。 本文所取得的研究成果主要有: 1、研究多核處理器存儲(chǔ)層次,提出了一種基于“生產(chǎn)—消費(fèi)”關(guān)系的多核處理器存儲(chǔ)層次評(píng)估模型。比較了不同共享級(jí)別條件下多核處理器的性能,確定了在二級(jí)Cache級(jí)別進(jìn)行共享。根據(jù)數(shù)據(jù)訪問(wèn)請(qǐng)求處理的“生產(chǎn)—消費(fèi)”特性,使用排隊(duì)理論建立了一種存儲(chǔ)層次評(píng)估模型,用于分析存儲(chǔ)層次的配置,指導(dǎo)存儲(chǔ)層次優(yōu)化。通過(guò)該模型可以評(píng)估存儲(chǔ)層次不同參數(shù)對(duì)于處理器性能影響的趨勢(shì),在處理器設(shè)計(jì)早期給出存儲(chǔ)層次設(shè)計(jì)的參數(shù)選擇范圍,得出初步的性能估計(jì),從而調(diào)整處理器存儲(chǔ)層次結(jié)構(gòu),優(yōu)化設(shè)計(jì)。 2、提出了面向多核處理器的點(diǎn)到點(diǎn)數(shù)據(jù)預(yù)送技術(shù),設(shè)計(jì)了支持點(diǎn)到點(diǎn)數(shù)據(jù)預(yù)送的傳輸引擎。為解決多核處理器中的一對(duì)多數(shù)據(jù)消費(fèi)關(guān)系問(wèn)題,針對(duì)以往C/S模式數(shù)據(jù)預(yù)送技術(shù)在一對(duì)多傳輸情況下對(duì)傳輸網(wǎng)絡(luò)利用率不高且發(fā)送節(jié)點(diǎn)容易成為瓶頸的缺點(diǎn),研究了點(diǎn)到點(diǎn)數(shù)據(jù)預(yù)送技術(shù),提出了點(diǎn)到點(diǎn)協(xié)作通信模型,并設(shè)計(jì)了支持點(diǎn)到點(diǎn)數(shù)據(jù)預(yù)送的傳輸引擎。理論分析和實(shí)際測(cè)試均表明采用點(diǎn)到點(diǎn)數(shù)據(jù)預(yù)送技術(shù)能夠有效提升處理器性能。 3、提出了基于同步存儲(chǔ)器的多核同步技術(shù)和基于指令Cache作廢的多核同步技術(shù)。(1)針對(duì)典型的基于共享Cache結(jié)構(gòu)下的鎖同步操作涉及到資源競(jìng)爭(zhēng)、Cache一致性維護(hù)等問(wèn)題,為較好的支持釋放一致性模型,提高處理器性能,提出了基于同步存儲(chǔ)器的多核同步技術(shù),設(shè)計(jì)了相應(yīng)的同步功能單元和同步控制單元,利用SDTA結(jié)構(gòu)特性可以將同步功能單元方便的連入計(jì)算核中,對(duì)所提同步技術(shù)進(jìn)行有效支撐。該同步技術(shù)提供了專門的同步通路,不干擾正常的訪存過(guò)程,降低了對(duì)下層存儲(chǔ)器的帶寬需求,有利于處理器性能的發(fā)揮。測(cè)試表明其性能優(yōu)于典型的基于共享Cache結(jié)構(gòu)下的鎖同步技術(shù)。(2)使用基于同步存儲(chǔ)器的同步技術(shù)進(jìn)行同步,在同步核數(shù)量較多情況下,仍會(huì)有同步存儲(chǔ)器訪問(wèn)競(jìng)爭(zhēng)問(wèn)題,同步延遲會(huì)有所增加,針對(duì)這一問(wèn)題,又提出了基于指令Cache作廢的多核同步技術(shù),通過(guò)作廢將要執(zhí)行的指令Cache行達(dá)到同步的目的。該方法利用了處理器中本來(lái)的訪存通路,在取指失效時(shí)向L2 Cache發(fā)取指請(qǐng)求,在L2 Cache中設(shè)置相應(yīng)的過(guò)濾機(jī)制,通過(guò)不同的服務(wù)策略達(dá)到不同的同步目的。測(cè)試表明,該方法的可擴(kuò)展性較好,性能也和提供專門的同步存儲(chǔ)器性能相當(dāng)。 4、根據(jù)同步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)指令集的特性,提出了適合其指令特性的軟硬件結(jié)合的指令預(yù)取策略,并設(shè)計(jì)了支持相應(yīng)預(yù)取策略的指令Cache;針對(duì)多核條件下存儲(chǔ)訪問(wèn)具有存儲(chǔ)級(jí)別并行性的特點(diǎn),提出了著眼于優(yōu)化執(zhí)行開(kāi)銷的L2 Cache替換算法,并設(shè)計(jì)了L2 Cache,支持所提出的基于指令Cache作廢的同步技術(shù);設(shè)計(jì)了一種可配置的數(shù)據(jù)Cache,既可以配置成數(shù)據(jù)Cache,也可以配置成Scratchpad局部存儲(chǔ)器,從而為具有不同數(shù)據(jù)訪問(wèn)特性的程序提供有針對(duì)性的有效存儲(chǔ)結(jié)構(gòu)。
【學(xué)位單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位年份】：2008
【中圖分類】：TP332
【部分圖文】：

雀為比南里義丫，枯，公徽手當(dāng)當(dāng)，

設(shè)計(jì)和驗(yàn)證周期短：一般可以采用現(xiàn)有的成熟單核處理器作為處理器從而縮短設(shè)計(jì)和驗(yàn)證周期，節(jié)省研發(fā)成本，縮短上市時(shí)間�？蓴U(kuò)展性好，控制邏輯簡(jiǎn)單，易于實(shí)現(xiàn)。通信延遲低：多核結(jié)構(gòu)可以采用共享 Cache 或內(nèi)存的結(jié)構(gòu)，處理器核之通信延遲較低。功耗低：通過(guò)動(dòng)態(tài)調(diào)節(jié)電壓/頻率、負(fù)載優(yōu)化分布等，可以有效降低功多核體系結(jié)構(gòu)是持續(xù)發(fā)展“摩爾定律”、利用有限的芯片面積進(jìn)一步提升性能的有效方法之一，而圍繞著多核處理器的一系列重大科學(xué)技術(shù)問(wèn)題也期學(xué)術(shù)界和工業(yè)界研究的重點(diǎn)。眾多大學(xué)、研究機(jī)構(gòu)等都針對(duì)多核處理器展了廣泛的研究，各大處理器廠商也都推出了各自的多核處理器芯片，比 系列[3][4]和 Power 系列[5][6]產(chǎn)品，Intel 和 AMD 也有相應(yīng)的多核產(chǎn)品問(wèn)世，較突出的實(shí)例如：STI 聯(lián)盟(Sony Toshiba and IBM)發(fā)布的 CELL 處理器，主達(dá)到 4GHz，峰值性能達(dá)到了 256GFLOPS，片內(nèi)集成了近 3 億晶體管[7]，的 Raw[8]，Texas 大學(xué)提出的 TRIPS[9]等。不過(guò)，多核處理器設(shè)計(jì)也會(huì)帶來(lái)在的問(wèn)題，比如存儲(chǔ)系統(tǒng)帶寬問(wèn)題等，這一直直接影響著多核處理器的效

TTA 指令中執(zhí)行。TTA 結(jié)構(gòu)可以幫助進(jìn)一步挖掘指令內(nèi)部微操作級(jí)并行性，效緩解了寄存器文件的端口壓力，采用分布譯碼簡(jiǎn)化了數(shù)據(jù)通路，有效克服LIW 結(jié)構(gòu)中的性能瓶頸。本文研究的多核處理器是基于同步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)（SDTA）的，SDTA繼承了 TTA 結(jié)構(gòu)在指令級(jí)并行性挖掘上的優(yōu)勢(shì)，在此基礎(chǔ)上，對(duì) TTA 結(jié)構(gòu)的進(jìn)行了改進(jìn)與完善。首先，重新劃分了流水段。TTA 結(jié)構(gòu)中指令流水處理統(tǒng)為取指、譯碼、傳輸和執(zhí)行段。SDTA 結(jié)構(gòu)對(duì)流水線中各種操作類型區(qū)分對(duì)少量功能復(fù)雜的操作設(shè)置獨(dú)立的執(zhí)行流水段，將大多數(shù)功能簡(jiǎn)單的操作的執(zhí)與傳輸段進(jìn)行合并。這樣的流水段劃分更加合理，流水段之間更加均衡。其進(jìn)了分支處理機(jī)制，利用旁路機(jī)制，將條件分支、無(wú)條件分支、返回指令分延遲減少至 2，而少量間接分支的延遲減少至 3。同 TTA 結(jié)構(gòu)延遲為 4 的分比，更有利于編譯器調(diào)度無(wú)關(guān)指令填充分支延遲槽，減少性能損失。第三，SD構(gòu)將數(shù)據(jù)與操作信息綁定傳輸，降低了 TTA 結(jié)構(gòu)中原有譯碼邏輯的復(fù)雜度和。最后，SDTA 內(nèi)部功能單元數(shù)據(jù)寬度較寬，更有利于向子字并行和向量并行方向進(jìn)一步挖掘多媒體應(yīng)用中廣泛存在的數(shù)據(jù)級(jí)并行性。
【引證文獻(xiàn)】

相關(guān)博士學(xué)位論文 前3條

1 李靜梅;多核處理器的設(shè)計(jì)技術(shù)研究[D];哈爾濱工程大學(xué);2010年

2 石偉;基于數(shù)據(jù)觸發(fā)的多核異步微處理器關(guān)鍵技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2010年

3 侯寧;嵌入式多核處理器設(shè)計(jì)與實(shí)現(xiàn)關(guān)鍵技術(shù)研究[D];合肥工業(yè)大學(xué);2012年

相關(guān)碩士學(xué)位論文 前2條

1 謝克家;多核圖像處理并行設(shè)計(jì)模型的研究及應(yīng)用[D];重慶大學(xué);2011年

2 盛肖煒;多核處理器內(nèi)部核間通信研究[D];沈陽(yáng)理工大學(xué);2013年

本文編號(hào)：2848425