基于Alpha的分簇超標(biāo)量處理器IU單元的設(shè)計(jì)
發(fā)布時(shí)間:2020-10-20 18:52
為了充分開發(fā)程序的指令級(jí)并行性以提高每周期完成指令數(shù),當(dāng)今的高性能超標(biāo)量處理器普遍采用了較大的發(fā)射寬度。然而,隨著處理器發(fā)射寬度的增大,流水線中物理寄存器組、指令發(fā)射邏輯和旁路邏輯等一些關(guān)鍵部件的硬件復(fù)雜度迅速增加,導(dǎo)致連線長(zhǎng)度和延遲時(shí)間也隨之增大,特別是當(dāng)工藝線寬越來越小時(shí),連線延遲成為阻礙處理器性能提高的瓶頸。另外,功耗和面積也隨發(fā)射寬度增大呈平方趨勢(shì)上升?梢,在傳統(tǒng)的超標(biāo)量處理器結(jié)構(gòu)基礎(chǔ)上簡(jiǎn)單地增大發(fā)射寬度需要較大的代價(jià)。而通過將這些關(guān)鍵部件分簇,每個(gè)簇只需支持較小的發(fā)射寬度能夠改善延遲、功耗和面積等問題,由于流水線發(fā)射寬度為各簇發(fā)射寬度的總和,所以分簇不會(huì)減少總的發(fā)射寬度。 本論文完成了一個(gè)64位11級(jí)流水線的分簇超標(biāo)量處理器的設(shè)計(jì)。論文設(shè)計(jì)了包括復(fù)合分支預(yù)測(cè)、重命名等技術(shù)的高性能處理器前端,高準(zhǔn)確度的分支預(yù)測(cè)器能夠減少分支誤預(yù)測(cè)對(duì)流水線性能的影響,而重命名技術(shù)能夠去除指令間的偽相關(guān),充分開發(fā)指令級(jí)并行度。另外,設(shè)計(jì)了分簇的處理器后端,分簇設(shè)計(jì)考慮到以下幾個(gè)方面:為了減小指令分派邏輯的復(fù)雜度,本文采用兩個(gè)同構(gòu)的簇;每個(gè)簇內(nèi)部結(jié)構(gòu)包括指令發(fā)射邏輯、物理寄存器組、旁路邏輯以及4個(gè)執(zhí)行單元;為了平衡各簇負(fù)載,本文設(shè)計(jì)了模3的指令分派邏輯;執(zhí)行結(jié)果通過交叉互連線廣播到另外一個(gè)簇實(shí)現(xiàn)簇間通信。最后,本文建立仿真平臺(tái)并驗(yàn)證了所設(shè)計(jì)處理器的基本功能。
【學(xué)位單位】:哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位年份】:2007
【中圖分類】:TP332
【部分圖文】:
Alpha21264流水線結(jié)構(gòu)
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文圖2-3 處理器結(jié)構(gòu)Figure 2-3 Architecture of the processor與 Alpha 21264 類似,本文設(shè)計(jì)的處理器也包含兩個(gè)簇,但有別于 Alpha21264 的是,本文的處理器將發(fā)射段也進(jìn)行分簇,以減少每個(gè)簇指令調(diào)度的寬度,降低發(fā)射邏輯的復(fù)雜度,從而減少延遲時(shí)間;而且指令分派策略也有所不同,Alpha 21264 采用隨機(jī)的指令分派策略,而本文處理器采用了 MOD3的指令分派策略以達(dá)到平衡負(fù)載的目的,這種策略就是向同一個(gè)簇中分派 3 條連續(xù)的指令,然后再換下一個(gè)簇;另外,Alpha 21264 是雙簇異構(gòu)結(jié)構(gòu)
XextPCN圖2-4 取指段結(jié)構(gòu)Figure 2-4 Fetch stage block diagram為了獲得盡可能高的分支預(yù)測(cè)準(zhǔn)確度,該處理器中采用了復(fù)合分支預(yù)測(cè)器(Combining Branch Predictor),如圖中的虛線框所示。由于該分支預(yù)測(cè)器硬件結(jié)構(gòu)復(fù)雜,延遲時(shí)間很大,如果在單個(gè)周期內(nèi)實(shí)現(xiàn)可能會(huì)成為整個(gè)流水線的關(guān)鍵路徑,從而降低整個(gè)工作速度,因此它被分為兩級(jí)流水。但兩級(jí)流水的分支預(yù)測(cè)又會(huì)帶來新的問題:如果分支指令要等兩個(gè)周期才能預(yù)測(cè)出它的分支方向,則必須在分支指令后插入一個(gè)流水氣泡。為了解決上述問題,我們?cè)谌≈噶畹牡谝患?jí)使用一個(gè)簡(jiǎn)單的分支預(yù)測(cè)器—雙峰分支預(yù)測(cè)器,將它和分支目標(biāo)緩沖(Branch Target Buffer
【參考文獻(xiàn)】
本文編號(hào):2849032
【學(xué)位單位】:哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位年份】:2007
【中圖分類】:TP332
【部分圖文】:
Alpha21264流水線結(jié)構(gòu)
哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文圖2-3 處理器結(jié)構(gòu)Figure 2-3 Architecture of the processor與 Alpha 21264 類似,本文設(shè)計(jì)的處理器也包含兩個(gè)簇,但有別于 Alpha21264 的是,本文的處理器將發(fā)射段也進(jìn)行分簇,以減少每個(gè)簇指令調(diào)度的寬度,降低發(fā)射邏輯的復(fù)雜度,從而減少延遲時(shí)間;而且指令分派策略也有所不同,Alpha 21264 采用隨機(jī)的指令分派策略,而本文處理器采用了 MOD3的指令分派策略以達(dá)到平衡負(fù)載的目的,這種策略就是向同一個(gè)簇中分派 3 條連續(xù)的指令,然后再換下一個(gè)簇;另外,Alpha 21264 是雙簇異構(gòu)結(jié)構(gòu)
XextPCN圖2-4 取指段結(jié)構(gòu)Figure 2-4 Fetch stage block diagram為了獲得盡可能高的分支預(yù)測(cè)準(zhǔn)確度,該處理器中采用了復(fù)合分支預(yù)測(cè)器(Combining Branch Predictor),如圖中的虛線框所示。由于該分支預(yù)測(cè)器硬件結(jié)構(gòu)復(fù)雜,延遲時(shí)間很大,如果在單個(gè)周期內(nèi)實(shí)現(xiàn)可能會(huì)成為整個(gè)流水線的關(guān)鍵路徑,從而降低整個(gè)工作速度,因此它被分為兩級(jí)流水。但兩級(jí)流水的分支預(yù)測(cè)又會(huì)帶來新的問題:如果分支指令要等兩個(gè)周期才能預(yù)測(cè)出它的分支方向,則必須在分支指令后插入一個(gè)流水氣泡。為了解決上述問題,我們?cè)谌≈噶畹牡谝患?jí)使用一個(gè)簡(jiǎn)單的分支預(yù)測(cè)器—雙峰分支預(yù)測(cè)器,將它和分支目標(biāo)緩沖(Branch Target Buffer
【參考文獻(xiàn)】
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1 鄧正宏,康慕寧,羅旻;超標(biāo)量微處理器研究與應(yīng)用[J];微電子學(xué)與計(jì)算機(jī);2004年09期
本文編號(hào):2849032
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