【摘要】： 媒體系統(tǒng)芯片設(shè)計(jì)開(kāi)發(fā)中的關(guān)鍵問(wèn)題，就是如何最有效地利用硅片上可用的硬件資源，提供支持目標(biāo)多媒體應(yīng)用的單芯片高性加比解決方案�；诳偩�互連的由一個(gè)或多個(gè)指令集處理器核、一個(gè)或多個(gè)專用硬件IP核、一片或多片片上存儲(chǔ)器構(gòu)成的異質(zhì)體系結(jié)構(gòu)成為媒體系統(tǒng)芯片的合理選擇。在國(guó)家863計(jì)劃的支持下，我們開(kāi)展了系統(tǒng)芯片中媒體增強(qiáng)的數(shù)字信號(hào)處理器核的設(shè)計(jì)研究，本文作為部分成果，著重探討了處理器核指令集結(jié)構(gòu)的媒體處理增強(qiáng)、處理器核微結(jié)構(gòu)的設(shè)計(jì)和優(yōu)化以及系統(tǒng)總線設(shè)計(jì)和媒體數(shù)據(jù)流調(diào)度的問(wèn)題。 在系統(tǒng)芯片中媒體數(shù)字信號(hào)處理器核的設(shè)計(jì)中，在分析媒體處理應(yīng)用算法特點(diǎn)的基礎(chǔ)上，本文提出對(duì)MIPS-Ⅰ指令體系相兼容的基本指令集結(jié)構(gòu)進(jìn)行媒體增強(qiáng)擴(kuò)展，通過(guò)支持SIMD亞字并行操作、媒體專用指令和運(yùn)算結(jié)果特殊處理等增強(qiáng)單發(fā)射結(jié)構(gòu)處理器的媒體處理性能，借鑒Intel MMX／SSE／SSE2媒體擴(kuò)展指令集的思想生成初始指令功能集合，通過(guò)與常用媒體處理核心算法的互動(dòng)進(jìn)一步優(yōu)化媒體指令集結(jié)構(gòu)，創(chuàng)新性地對(duì)與MIPS-Ⅰ相兼容的基本指令體系實(shí)現(xiàn)了后向兼容媒體增強(qiáng)擴(kuò)展，在硬件上通過(guò)構(gòu)造可拆分的數(shù)據(jù)通道等實(shí)現(xiàn)了對(duì)媒體增強(qiáng)指令集的支持，以極小的硬件附加開(kāi)銷獲得了媒體處理性能的顯著提高。 在系統(tǒng)芯片中媒體數(shù)字信號(hào)處理器核的設(shè)計(jì)中，在具體分析CPU流水線競(jìng)爭(zhēng)和處理器異常的基礎(chǔ)上，本文提出并實(shí)現(xiàn)了一種基于有限狀態(tài)機(jī)的流水線運(yùn)行控制方案，并從提高鐘頻和降低CPI值兩個(gè)方面優(yōu)化處理器性能。為避免流水時(shí)鐘頻率受制于某些復(fù)雜運(yùn)算指令較長(zhǎng)的運(yùn)算時(shí)間，又要達(dá)到單周期完成一條運(yùn)算指令的吞吐量指標(biāo)，本文提出對(duì)EX級(jí)進(jìn)行可伸縮超流水?dāng)U展的思想，提出并實(shí)現(xiàn)了一種高性加比的切換控制方案。對(duì)于單發(fā)射結(jié)構(gòu)的處理器，降低CPI值的根本途徑在于通過(guò)各種軟硬件技術(shù)減少流水線的停頓，本文構(gòu)造了一個(gè)RAW相關(guān)環(huán)路模型用于分析流水線中寄存器操作數(shù)的RAW競(jìng)爭(zhēng)現(xiàn)象，并提出了一種“動(dòng)態(tài)”數(shù)據(jù)旁路優(yōu)化策略，可以最大程度地減少?gòu)?fù)雜流水線中因數(shù)據(jù)的RAW競(jìng)爭(zhēng)而導(dǎo)致的互鎖停頓，理論分析和實(shí)測(cè)結(jié)果充分表明“動(dòng)態(tài)”數(shù)據(jù)旁路機(jī)構(gòu)可以有效地降低流水線因RAW互鎖導(dǎo)致的平均CPI增量。 總線設(shè)計(jì)和媒體數(shù)據(jù)流的調(diào)度是實(shí)時(shí)媒體系統(tǒng)芯片設(shè)計(jì)中極其關(guān)鍵的問(wèn)題，本文以VCD、HDTV解碼系統(tǒng)芯片的設(shè)計(jì)為具體個(gè)例，探討了MPEG-1／2視頻解碼軟硬件實(shí)現(xiàn)中的數(shù)據(jù)流調(diào)度策略。在分析視頻碼流輸入、解碼處理和視頻顯示的時(shí)間參數(shù)后，提出以3幀組合為軟件解碼的調(diào)度粒度，以及基于啟動(dòng)期限和完成期限的兩種解碼調(diào)度策略，較好地均衡了處理器性能需求和數(shù)據(jù)緩存需求。提出了一種基于靜態(tài)分時(shí)復(fù)用調(diào)度／動(dòng)態(tài)固定優(yōu)先級(jí)仲裁的混合二級(jí)總線仲裁策略，通過(guò)分割總線時(shí)間片靜態(tài)調(diào)度媒體數(shù)據(jù)流DMA傳輸，使之與解碼流程同步配合，有效地分配和使用總線帶寬，降低了片上數(shù)據(jù)緩存等硬件開(kāi)銷。
【圖文】：

后兼容”的方式保證基于原指令體系的軟件可以運(yùn)行在基于新指令體系的處理器上。以MxPs指令體系[”9]為例，從MIPs一I、MIPs一Ix、MIPs一111、MIPs一Iv到MIPs一v，采取了“向后兼容”的擴(kuò)展方式，如圖2一8左側(cè)所示。對(duì)MD32指令集結(jié)構(gòu)的媒體擴(kuò)展，我們也決定采用“向后兼容”的擴(kuò)展方式，在與MIPS一I指令體系機(jī)器碼級(jí)相兼容的基本指令集結(jié)構(gòu)MDF的基礎(chǔ)上，，引入媒體擴(kuò)展指令集Mns(s表示sIMn或subwordparallelism)，如圖2一8右側(cè)所示。值得一提的是，MIPS指令體系為了提供對(duì)數(shù)字媒體應(yīng)用的支持，在，MIPS一V指令集結(jié)構(gòu)中也引入了媒體擴(kuò)展MoMx[，4](Mipsnigita一Mediaextension)

作數(shù)可直接取自memory，實(shí)現(xiàn)了對(duì)數(shù)字信號(hào)處理中頻繁的直接面向memory的操作支持。這樣，原ALu級(jí)除跳轉(zhuǎn)地址計(jì)算和Pc控制外，主要完成memory地址的計(jì)算，故更名為DA級(jí)，并設(shè)置2個(gè)地址產(chǎn)生單元AGUI和AGUZ(見(jiàn)圖3一1)，支持對(duì)2個(gè)memory操作數(shù)的多種尋址模式。DM級(jí)相應(yīng)地可讀取2個(gè)memory操作數(shù)，一個(gè)來(lái)自cache系統(tǒng)，另一個(gè)來(lái)自片上數(shù)據(jù)RAM。(4)數(shù)據(jù)cache訪問(wèn)的標(biāo)志比較DTC和部分字對(duì)準(zhǔn)操作LA從MEM級(jí)分離出來(lái)，放在緊隨的后續(xù)流水級(jí)。數(shù)據(jù)memory訪問(wèn)縮為單相時(shí)鐘的一個(gè)流水級(jí)后，為控制流水級(jí)時(shí)延，DTC和LA操作宜分離出來(lái)，放到后續(xù)的EX級(jí)。這是流水級(jí)時(shí)延均衡調(diào)整的結(jié)果。(5)將MDS寄存器源操作數(shù)的讀取放在DA級(jí)。通用寄存器源操作數(shù)的讀取放在ID級(jí)
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2004
【分類號(hào)】：TP332

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本文編號(hào)：2695751