【摘要】：為了進一步提高可逆時序邏輯電路設計方法的通用性和改善可逆電路性能指標,以可逆主從D觸發(fā)器為基本單元,通過將時鐘信號及垃圾位信號級聯(lián)再利用,提出了一種可逆串行移位寄存器優(yōu)化設計方案。在此基礎上,通過目標函數(shù)構造及變換構建帶有移位控制的單元模塊,設計了滿足串行輸入串/并行輸出功能的n位可逆雙向移位寄存器。設計結果表明,采用方法所設計的可逆移位寄存器具有較優(yōu)的性能指標,且對于雙向移位寄存器綜合具有較好的通用性。
[Abstract]:In order to further improve the generality of reversible sequential logic circuit design method and improve the performance index of reversible circuit, the reversible master-slave D flip-flop is taken as the basic unit, and the clock signal and garbage bit signal are cascaded and reused. An optimal design scheme of reversible serial shift register is proposed. On this basis, an n-bit reversible bidirectional shift register with serial input string / parallel output function is designed by constructing and transforming the unit module with shift control. The design results show that the reversible shift register designed by the method has better performance index and better generality for bidirectional shift register synthesis.
【作者單位】： 南京航空航天大學自動化學院;
【基金】：航空科學基金(2013ZD52055)資助項目
【分類號】：TP332.11

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本文編號：2407531