本文選題：DDR控制器 + NiosII��； 參考：《微電子學(xué)》2016年02期

【摘要】：完成掛載在AHB上對(duì)DDR2SDRAM進(jìn)行操作的DDR2控制器IP模塊的設(shè)計(jì),并通過了相關(guān)的讀寫測(cè)試。利用Altera的Qsys平臺(tái),將得到的DDR2控制器IP掛載到NiosII上,搭建SoPC系統(tǒng),完成軟硬件協(xié)同驗(yàn)證。驗(yàn)證結(jié)果表明,該IP在StratixIV的FPGA核心芯片上共占用287個(gè)邏輯單元,DDR2的工作頻率可達(dá)200MHz。同時(shí),開發(fā)出了一套將AHB總線接口的IP掛載到NiosII Avalon總線上進(jìn)行FPGA驗(yàn)證的通用方法。
[Abstract]:The IP module of DDR2 controller which is mounted on AHB to operate on DDR2SDRAM is designed, and the test of reading and writing is carried out. Using the Qsys platform of Altera, the DDR2 controller IP is mounted on the NiosII, the SoPC system is built, and the hardware / software co-verification is completed. The verification results show that the IP can use 287-bit logic unit DDR2 on the FPGA core chip of StratixIV. The working frequency of the IP can reach 200MHz. At the same time, a general method to mount IP of AHB bus interface to NiosII Avalon bus for FPGA verification is developed.
【作者單位】： 清華大學(xué)微電子所;
【基金】：國家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)資助項(xiàng)目(2011AA010405) 國家電網(wǎng)公司資助項(xiàng)目(SGRI-WD-71-13-008)
【分類號(hào)】：TP333

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本文編號(hào)：1869914