本文選題：可靠性評估 + 容錯技術��； 參考：《微電子學》2015年02期

【摘要】：隨著工藝節(jié)點的不斷降低,存儲器的軟錯誤率呈指數(shù)趨勢上升,容錯技術已成為存儲器設計中的重要環(huán)節(jié)。依據(jù)美國NASA Rosetta實驗數(shù)據(jù),對錯誤檢糾錯碼(EDAC:Error Detection and Correction)和不同的在線刷新模式組成的多種容錯方案進行可靠性建模與量化評估,提出了不同工藝節(jié)點下嵌入式存儲器容錯技術選擇的判據(jù)方法。在地面單粒子模擬實驗中進行驗證,結(jié)果表明,該方法預測的失效率評估結(jié)果與實驗測試結(jié)果的平均偏差約為10.3%。
[Abstract]:With the decrease of process nodes, the soft error rate of memory increases exponentially, and fault-tolerant technology has become an important part of memory design.Based on the experimental data of NASA Rosetta in the United States, the reliability modeling and quantitative evaluation of several fault-tolerant schemes composed of error detection and error Detection and correction (EDAC: error Detection Correction) and different online refresh modes are carried out.A criterion method for fault tolerance selection of embedded memory under different process nodes is presented.The experimental results show that the average deviation between the predicted failure rate and the experimental results is about 10.3.
【作者單位】： 中國科學院電子學研究所;中國科學院大學;
【基金】：國家自然科學基金資助項目(61204045,61271149) 中國科學院、國家外國專家局創(chuàng)新團隊國際合作伙伴計劃資助課題(2013ZX03006004)
【分類號】：TP333

【參考文獻】

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本文編號：1772407