發(fā)布時(shí)間：2017-09-08 06:20

  本文關(guān)鍵詞：基于FPGA的高性能硬件NURBS曲線插補(bǔ)算法的研究和實(shí)現(xiàn)

  更多相關(guān)文章： NURBS 插補(bǔ)算法 加減速控制 級聯(lián)濾波器 FPGA

【摘要】：數(shù)控技術(shù)是制造業(yè)發(fā)展水平的標(biāo)志,插補(bǔ)技術(shù)作為數(shù)控技術(shù)的關(guān)鍵技術(shù),決定著零件的加工效率和加工精度。NURBS插補(bǔ)技術(shù)改善了傳統(tǒng)插補(bǔ)技術(shù)中以微小直線段代替自由曲線帶來的效率低和精度差的缺點(diǎn),因此,NURBS插補(bǔ)技術(shù)的研究對數(shù)控技術(shù)的發(fā)展具有極其重要的意義。 本文在研究NURBS曲線及其性質(zhì)的基礎(chǔ)上,詳細(xì)介紹了NURBS曲線上點(diǎn)和導(dǎo)矢的求值方法。采用NURBS曲線的矩陣表達(dá)式對曲線進(jìn)行預(yù)處理,計(jì)算相關(guān)系數(shù)以便實(shí)時(shí)插補(bǔ)過程中的調(diào)用。在分析對比了阿當(dāng)姆斯微分法、牛頓迭代法和泰勒展開法的基礎(chǔ)上,選擇了泰勒展開法為研究的插補(bǔ)算法的參數(shù)求值方法,通過對NURBS曲線上速度敏感點(diǎn)的判別,將NURBS曲線分段處理。采用局部圓弧逼近法,實(shí)現(xiàn)NURBS插補(bǔ)過程中的速度自適應(yīng)調(diào)整,滿足了加工精度的要求,提高了加工的質(zhì)量。在加減速控制方面,采用了S型加減速的控制方法,為解決減速點(diǎn)預(yù)測不準(zhǔn)的問題,提出了一種基于級聯(lián)濾波器的S型加減速控制方法,該方法采用級聯(lián)濾波器對進(jìn)給速度濾波控制,使速度過渡平穩(wěn),避免了加工過程中的沖擊。 在實(shí)驗(yàn)仿真中,對插補(bǔ)算法模塊化處理,在VS2005編程環(huán)境中實(shí)現(xiàn)了插補(bǔ)算法,并利用MATLAB對數(shù)據(jù)進(jìn)行處理,分析驗(yàn)證了設(shè)計(jì)的插補(bǔ)算法的可行性。 在NURBS插補(bǔ)算法的硬件平臺實(shí)現(xiàn)中,首先分析了插補(bǔ)系統(tǒng)的架構(gòu),在SOPC開發(fā)流程的基礎(chǔ)上,定制了NURBS插補(bǔ)算法的軟核處理器,并將軟件代碼移植到Nios II的軟件環(huán)境當(dāng)中,實(shí)現(xiàn)了插補(bǔ)算法,利用軌跡加工對NURBS插補(bǔ)算法進(jìn)行實(shí)例驗(yàn)證,結(jié)果表明了NURBS插補(bǔ)算法的優(yōu)越性。
【關(guān)鍵詞】：NURBS 插補(bǔ)算法 加減速控制 級聯(lián)濾波器 FPGA
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TG659
【目錄】：

• 致謝7-8
• 摘要8-9
• ABSTRACT9-12
• 插圖清單12-14
• 第一章 緒論14-24
• 1.1 引言14
• 1.2 數(shù)控技術(shù)發(fā)展綜述14-17
• 1.2.1 數(shù)控技術(shù)的發(fā)展14-15
• 1.2.2 數(shù)控技術(shù)的特征15-16
• 1.2.3 數(shù)控系統(tǒng)的組成16-17
• 1.3 插補(bǔ)技術(shù)發(fā)展綜述17-20
• 1.3.1 插補(bǔ)技術(shù)概述17-18
• 1.3.2 NURBS插補(bǔ)技術(shù)的發(fā)展18-20
• 1.4 FPGA技術(shù)發(fā)展綜述20-22
• 1.4.1 FPGA概述20-21
• 1.4.2 FPGA在數(shù)控系統(tǒng)的應(yīng)用21-22
• 1.5 本課題研究意義及內(nèi)容22-24
• 1.5.1 本課題研究意義22
• 1.5.2 本課題研究內(nèi)容22-24
• 第二章 NURBS曲線相關(guān)數(shù)學(xué)理論24-31
• 2.1 引言24
• 2.2 NURBS曲線數(shù)學(xué)基礎(chǔ)24-30
• 2.2.1 NURBS曲線的定義24-26
• 2.2.2 NURBS曲線的性質(zhì)26-28
• 2.2.3 NURBS曲線的求值28-30
• 2.3 小結(jié)30-31
• 第三章 NURBS曲線插補(bǔ)算法31-54
• 3.1 引言31
• 3.2 插補(bǔ)算法原理31-33
• 3.2.1 插補(bǔ)算法的分類31-32
• 3.2.2 NURBS曲線插補(bǔ)原理32-33
• 3.3 NURBS曲線插補(bǔ)算法33-44
• 3.3.1 NURBS曲線表達(dá)式預(yù)處理33-35
• 3.3.2 速度敏感點(diǎn)的計(jì)算35-36
• 3.3.3 NURBS曲線實(shí)時(shí)插補(bǔ)方法36-38
• 3.3.4 NURBS曲線插補(bǔ)算法的改進(jìn)38-42
• 3.3.5 速度自適應(yīng)調(diào)整42-44
• 3.4 NURBS曲線插補(bǔ)進(jìn)給速度控制44-52
• 3.4.1 加減速控制的方法44-45
• 3.4.2 S型加減速的實(shí)現(xiàn)45-49
• 3.4.3 加減速濾波器的設(shè)計(jì)49-52
• 3.5 小結(jié)52-54
• 第四章 NURBS插補(bǔ)算法實(shí)驗(yàn)54-62
• 4.1 實(shí)驗(yàn)環(huán)境54
• 4.2 算法程序模塊劃分54-56
• 4.2.1 速度敏感點(diǎn)判別模塊54-55
• 4.2.2 速度規(guī)劃模塊55
• 4.2.3 插補(bǔ)模塊55-56
• 4.3 實(shí)驗(yàn)仿真56-61
• 4.4 小結(jié)61-62
• 第五章 基于FPGA的NURBS曲線插補(bǔ)算法實(shí)現(xiàn)62-79
• 5.1 引言62
• 5.2 基于FPGA的硬件基礎(chǔ)62-63
• 5.2.1 FPGA 簡介62-63
• 5.2.2 FPGA開發(fā)基礎(chǔ)63
• 5.3 NURBS插補(bǔ)架構(gòu)設(shè)計(jì)63-66
• 5.3.1 架構(gòu)分析63-64
• 5.3.2 SOPC系統(tǒng)開發(fā)流程64-66
• 5.4 NiosⅡ軟核處理器的定制66-72
• 5.4.1 FPGA芯片選型66
• 5.4.2 NiosⅡ軟核的建立66-70
• 5.4.3 PLL的設(shè)計(jì)70-72
• 5.5 NURBS插補(bǔ)算法在NiosⅡ中的軟件實(shí)現(xiàn)72-76
• 5.6 NURBS插補(bǔ)算法實(shí)例驗(yàn)證76-78
• 5.7 小結(jié)78-79
• 第六章 總結(jié)與展望79-81
• 6.1 研究成果總結(jié)79
• 6.2 研究前景展望79-81
• 參考文獻(xiàn)81-84
• 攻讀碩士學(xué)位期間的學(xué)術(shù)活動及成果情況84

【參考文獻(xiàn)】

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本文編號：812384