基于2B+D戰(zhàn)場數(shù)據(jù)標(biāo)時傳輸系統(tǒng)的設(shè)計與實現(xiàn)
發(fā)布時間:2024-04-13 12:45
在現(xiàn)代戰(zhàn)爭中,隨著空中威脅的越發(fā)嚴(yán)重,防空作戰(zhàn)的地位日益提高。高炮作為一種防空兵器,具有彈藥初速快、射擊頻率高、射擊準(zhǔn)備時間短、反應(yīng)迅速、對低空、超低空目標(biāo)打擊效果好等優(yōu)點。憑借這些優(yōu)點,高炮武器在防空作戰(zhàn)中仍然是一種重要武器。但是高炮武器系統(tǒng)也存在不足之處。一是高炮火控數(shù)據(jù)從指揮系統(tǒng)到作戰(zhàn)單位之間的傳輸存在一定的時延,而高速移動的目標(biāo)在這段時延之內(nèi)會移動相當(dāng)長的距離,如果不對數(shù)據(jù)傳輸過程中的時延進行補償,將會導(dǎo)致射擊精度無法保證。二是通信設(shè)備面臨復(fù)雜的電磁環(huán)境,極易受到敵方電子戰(zhàn)武器的干擾和破壞,如果不采取可靠的通信方式,高炮系統(tǒng)將無法在現(xiàn)代戰(zhàn)爭環(huán)境中發(fā)揮作用。根據(jù)以上分析,提出了一種基于2B+D戰(zhàn)場數(shù)據(jù)標(biāo)時傳輸系統(tǒng),該系統(tǒng)包括通信網(wǎng)絡(luò)控制器和通信控制卡兩設(shè)備,通信網(wǎng)絡(luò)控制器具備對傳輸?shù)臄?shù)據(jù)進行標(biāo)時的功能,以供作戰(zhàn)單位進行時延補償,并采用2B+D有線通信方式傳輸數(shù)據(jù),保證通信的可靠性。通信控制卡通過PC/104總線接口與作戰(zhàn)單位的炮位計算機連接,通信控制卡接收來自于通信網(wǎng)絡(luò)控制器的2B+D信號,并實現(xiàn)2B+D接口與PC/104總線接口的橋接。根據(jù)以上要求,提出了通信網(wǎng)絡(luò)控制器基于FP...
【文章頁數(shù)】:98 頁
【學(xué)位級別】:碩士
【文章目錄】:
摘要
Abstract
第1章 緒論
1.1 課題背景與意義
1.2 技術(shù)背景與研究現(xiàn)狀分析
1.2.1 2B+D技術(shù)介紹
1.2.2 2B+D技術(shù)發(fā)展現(xiàn)狀
1.3 研究內(nèi)容及工作
1.4 論文結(jié)構(gòu)安排
第2章 系統(tǒng)硬件設(shè)計方案
2.1 系統(tǒng)的整體方案
2.2 通信網(wǎng)絡(luò)控制器硬件設(shè)計
2.2.1 總體結(jié)構(gòu)
2.2.2 核心器件選型
2.2.3 2B+D接口電路設(shè)計
2.2.4 RS-422接口電路
2.2.5 語音編解碼電路
2.2.6 電源設(shè)計
2.2.7 板卡設(shè)計
2.3 通信控制卡硬件設(shè)計
2.3.1 概述
2.3.2 電源設(shè)計
2.3.3 PC/104接口及電平轉(zhuǎn)換
2.3.4 其他接口電路
2.3.5 板卡設(shè)計
2.4 本章小結(jié)
第3章 FPGA邏輯設(shè)計
3.1 通信網(wǎng)絡(luò)控制器FPGA邏輯設(shè)計
3.1.1 概述
3.1.2 串口接收、發(fā)送模塊
3.1.3 ST-BUS接收、發(fā)送模塊
3.1.4 ST-BUS幀同步信號產(chǎn)生模塊和ST-BUS信號分配模塊
3.1.5 初始化CMX649以及語音信號傳輸模塊
3.1.6 uPP傳輸相關(guān)模塊
3.1.7 計時機制及其模塊
3.1.8 其它模塊
3.2 通信控制卡FPGA邏輯設(shè)計
3.2.1 概述
3.2.2 PC/104讀寫模塊
3.2.3 其它模塊
3.3 本章小結(jié)
第4章 系統(tǒng)測試與驗證
4.1 功能要求檢驗
4.1.1 實驗?zāi)康?br> 4.1.2 實驗設(shè)備
4.1.3 實驗方法
4.1.4 實驗記錄
4.1.5 實驗結(jié)論
4.2 性能要求檢驗
4.2.1 誤字節(jié)率測定
4.2.2 通信網(wǎng)絡(luò)控制器計時接口計時精度測定
4.2.3 通信網(wǎng)絡(luò)控制器非計時口與通信控制卡連接后總體時延測定
4.3 本章小結(jié)
工作總結(jié)與展望
參考文獻
攻讀碩士學(xué)位期間發(fā)表論文及參加科研工作
致謝
本文編號:3953062
【文章頁數(shù)】:98 頁
【學(xué)位級別】:碩士
【文章目錄】:
摘要
Abstract
第1章 緒論
1.1 課題背景與意義
1.2 技術(shù)背景與研究現(xiàn)狀分析
1.2.1 2B+D技術(shù)介紹
1.2.2 2B+D技術(shù)發(fā)展現(xiàn)狀
1.3 研究內(nèi)容及工作
1.4 論文結(jié)構(gòu)安排
第2章 系統(tǒng)硬件設(shè)計方案
2.1 系統(tǒng)的整體方案
2.2 通信網(wǎng)絡(luò)控制器硬件設(shè)計
2.2.1 總體結(jié)構(gòu)
2.2.2 核心器件選型
2.2.3 2B+D接口電路設(shè)計
2.2.4 RS-422接口電路
2.2.5 語音編解碼電路
2.2.6 電源設(shè)計
2.2.7 板卡設(shè)計
2.3 通信控制卡硬件設(shè)計
2.3.1 概述
2.3.2 電源設(shè)計
2.3.3 PC/104接口及電平轉(zhuǎn)換
2.3.4 其他接口電路
2.3.5 板卡設(shè)計
2.4 本章小結(jié)
第3章 FPGA邏輯設(shè)計
3.1 通信網(wǎng)絡(luò)控制器FPGA邏輯設(shè)計
3.1.1 概述
3.1.2 串口接收、發(fā)送模塊
3.1.3 ST-BUS接收、發(fā)送模塊
3.1.4 ST-BUS幀同步信號產(chǎn)生模塊和ST-BUS信號分配模塊
3.1.5 初始化CMX649以及語音信號傳輸模塊
3.1.6 uPP傳輸相關(guān)模塊
3.1.7 計時機制及其模塊
3.1.8 其它模塊
3.2 通信控制卡FPGA邏輯設(shè)計
3.2.1 概述
3.2.2 PC/104讀寫模塊
3.2.3 其它模塊
3.3 本章小結(jié)
第4章 系統(tǒng)測試與驗證
4.1 功能要求檢驗
4.1.1 實驗?zāi)康?br> 4.1.2 實驗設(shè)備
4.1.3 實驗方法
4.1.4 實驗記錄
4.1.5 實驗結(jié)論
4.2 性能要求檢驗
4.2.1 誤字節(jié)率測定
4.2.2 通信網(wǎng)絡(luò)控制器計時接口計時精度測定
4.2.3 通信網(wǎng)絡(luò)控制器非計時口與通信控制卡連接后總體時延測定
4.3 本章小結(jié)
工作總結(jié)與展望
參考文獻
攻讀碩士學(xué)位期間發(fā)表論文及參加科研工作
致謝
本文編號:3953062
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