在導(dǎo)彈突防領(lǐng)域,傳統(tǒng)的彈載式干擾機(jī)常常難以獲得雷達(dá)輻射源到達(dá)角信息,需要專門的電子偵察接收機(jī)來輔助引導(dǎo)。而隨著對干擾機(jī)小型化設(shè)計(jì)技術(shù)的發(fā)展,需要對偵察與干擾進(jìn)行一體化設(shè)計(jì),即在干擾機(jī)中集成測向功能,且具有多種干擾樣式,以應(yīng)對來自多種雷達(dá)的威脅。本文針對偵察干擾一體化設(shè)計(jì)中的關(guān)鍵技術(shù)進(jìn)行了理論仿真與驗(yàn)證,并在干擾機(jī)硬件平臺的FPGA中進(jìn)行軟件算法的設(shè)計(jì)與實(shí)現(xiàn),主要研究工作如下:首先針對干擾機(jī)一體化設(shè)計(jì)要求,提出基于數(shù)字射頻存儲器的一體化裝置方案,該方案集成了測向與干擾功能,達(dá)到了小型化的設(shè)計(jì)要求。其次,對于雷達(dá)信號偵察技術(shù),詳細(xì)分析了雷達(dá)信號參數(shù)測量與基于虛擬基線的相位干涉儀測向的原理,該測向方法解決了在天線安裝空間受限情形下寬頻帶測向解模糊問題。對于雷達(dá)干擾技術(shù),通過分析間歇均勻采樣轉(zhuǎn)發(fā)、間歇非均勻采樣轉(zhuǎn)發(fā)及間歇采樣循環(huán)轉(zhuǎn)發(fā)干擾原理,提出了基于延時(shí)疊加的間歇采樣循環(huán)轉(zhuǎn)發(fā)干擾方法,通過設(shè)置不同的參數(shù),該方法可以生成密集假目標(biāo)壓制干擾與假目標(biāo)欺騙干擾。隨后在FPGA硬件處理平臺,設(shè)計(jì)并仿真了偵察與干擾模塊的程序,驗(yàn)證了模塊功能。最后完成硬件系統(tǒng)測試,測試了各模塊功能以及部分性能,測試結(jié)果表...

【文章頁數(shù)】：73 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
abstract
第1章 緒論
    1.1 研究背景與意義
    1.2 國內(nèi)外發(fā)展現(xiàn)狀
    1.3 本文研究內(nèi)容和章節(jié)安排
第2章 雷達(dá)信號偵察與干擾關(guān)鍵技術(shù)
    2.1 偵察與干擾一體化研究介紹
        2.1.1 典型的DRFM系統(tǒng)結(jié)構(gòu)
        2.1.2 一體化裝置方案
    2.2 雷達(dá)信號偵察技術(shù)
        2.2.1 雷達(dá)信號的參數(shù)檢測
        2.2.2 雷達(dá)信號測向原理
    2.3 雷達(dá)干擾技術(shù)
        2.3.1 間歇采樣轉(zhuǎn)發(fā)干擾
        2.3.2 間歇采樣循環(huán)轉(zhuǎn)發(fā)干擾
        2.3.3 基于延時(shí)疊加的間歇采樣循環(huán)轉(zhuǎn)發(fā)干擾
    2.4 本章小結(jié)
第3章 偵察與干擾算法的FPGA設(shè)計(jì)
    3.1 數(shù)字處理器硬件平臺簡介
    3.2 系統(tǒng)工作流程
    3.3 偵察模塊程序設(shè)計(jì)
        3.3.1 雷達(dá)信號的參數(shù)測量
        3.3.2 虛擬基線測向程序設(shè)計(jì)
    3.4 干擾模塊程序設(shè)計(jì)
        3.4.1 干擾模塊流程與時(shí)序
        3.4.2 ADC采樣和存儲程序設(shè)計(jì)
        3.4.3 基于延時(shí)疊加的間歇采樣循環(huán)轉(zhuǎn)發(fā)干擾程序設(shè)計(jì)
        3.4.4 DAC程序設(shè)計(jì)
        3.4.5 干擾模塊時(shí)序設(shè)計(jì)與優(yōu)化
    3.5 FPGA資源使用評估
    3.6 本章小結(jié)
第4章 系統(tǒng)測試
    4.1 系統(tǒng)測試平臺搭建
    4.2 系統(tǒng)功能測試
        4.2.1 雷達(dá)信號參數(shù)測量和測向功能測試
        4.2.2 干擾模塊測試
    4.3 系統(tǒng)性能指標(biāo)測試
    4.4 小結(jié)
結(jié)論
參考文獻(xiàn)
致謝



本文編號：3767158