常規(guī)導彈的有效載荷設計中,起爆控制的精確性設計優(yōu)劣在某種程度上決定了爆炸裝藥的安全性和引爆可靠性、即時性。傳統(tǒng)的起爆控制技術多采用單片機來實現(xiàn),由于單片機自身局限性,無法實現(xiàn)并行處理,且需借助外部硬件電路完成復雜的邏輯接口,本文提出了基于FPGA的安保系統(tǒng)起爆電路的設計。FPGA擁有并行處理、可編程邏輯設計、速度快、集成化程度高、可移植性強和易于擴展的優(yōu)勢。依據(jù)產(chǎn)品的任務需求,分析了安保系統(tǒng)的起爆工作原理。為進一步提高導彈的安全性與精確性,提出了基于FPGA的安保系統(tǒng)起爆電路的設計,并在此基礎上,提出了整體設計方案。在起爆電路的設計中,起爆元器件需要達到很高的起爆電壓才能完成引爆功能,這種嚴苛的條件在一般情況下很難達到。因此本文設計了將27V彈上供電升壓DC-DC轉換,實現(xiàn)2400V的電壓轉換,并最終完成為儲能器件的充電。提出對充電電容實時監(jiān)控的創(chuàng)新點。在第二道保險解除后,開始給起爆電路中電容充電,并對電容兩端電壓進行實時監(jiān)控,通過并聯(lián)電位器,以1:100比例將儲能器件電壓值輸送回控制系統(tǒng)。當儲能電容達到2400V電壓時,停止儲。在收到起爆信號后,儲能器件瞬間釋放電壓到?jīng)_擊片雷管兩端,... 

【文章來源】：中北大學山西省

【文章頁數(shù)】：96 頁

【學位級別】：碩士

【部分圖文】：

CT47-6878-PD-104-K-302F脈沖功率多層瓷介電容FIG.3-5c47-6878-d-104--302eedeecccaacaceaecea

中北大學學位論文27圖4-1全局時輸入引腳（分）FIG.4-1ebacc（a）4.2最小外圍件在設計中，將指示燈與FPGA的一個引腳相，用于直觀的觀察FPGA的工作情況，便于觀察；JTAG插座用于FPGA的在線置以及其他多種FPGA置方式的實現(xiàn)；PC可以JTAG接口和FPGA本身，實現(xiàn)對仇SPIFa的固化。同時每1-2個電源引腳有1個去耦電容。4.2.1FPGA的供電電源，是由彈載機提供的27V電壓，經(jīng)DC/DC離轉換器輸出5V電壓，再經(jīng)穩(wěn)壓之后提供給最小系統(tǒng)。不同的FPGA器件、會有對電壓、電流有不同的求。如圖4-2所示，F(xiàn)PGA器件的電壓求分為三類：核心電壓、I/O電壓和輔助電壓。FPGA器件核心電壓I/O電壓輔助電壓圖4-2FPGA器件的供電電壓FIG.4-2eaeeFPGAdece

中北大學學位論文31圖4-9時電路圖Fe4-9ccccdaa如圖4-11所示，晶振外圍電路和4.2.3節(jié)所設計的復位電路產(chǎn)生的時信號和復位信號分別與FPGA上的專用輸入引腳IO_L41P_GCLK26和IO_L41P_GCLK27相。圖4-10復位與時電路接口示意圖FIG.4-10eacebeeeeeadcccc4.2.3復位FPGA初始狀態(tài)，即FPGA開始正常工作之前的一個時段，用來確保各個元器件可以的入工作狀態(tài)。由于FPGA器件架構的特點基于RAM，在上電穩(wěn)定后，F(xiàn)PGA要加載操作，有在個程結束之后，F(xiàn)PGA器件才能夠入正常的用戶行模式。如果上電復位延時，么對系統(tǒng)性能會有不程度的影響。FPGA上電復位時要大于FPGA器件啟動后的置加載時，樣才能確保FPGA行后的復位初始化程有效。關于上電置時的計算，有如下公式4-1：MTCCLK1b=TMAX（4-1）其中M為置數(shù)據(jù)，TCCLK為CCLK時周期，TMAX為最大的置時。其中，最小系統(tǒng)XC6SLX9芯片的置數(shù)據(jù)為2742528b。唈認的SPIFa傳輸時CCLK常為2MH，則最大的置時則可由上公式4-1求出，為：

【參考文獻】：
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本文編號：3418125