本文關(guān)鍵詞：機載復雜電子硬件跨時鐘域同步電路驗證方法研究

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【摘要】：在民航客機中,電子硬件在與飛機安全性相關(guān)的關(guān)鍵功能部件中的使用越來越多,這給飛機的安全性和審定方面帶來了新的挑戰(zhàn)。由于電子硬件復雜性的增加,電子硬件設(shè)計差錯也變得更加難以控制,飛機的功能越來越容易受到電子硬件設(shè)計錯誤的危害。在航空高安全性領(lǐng)域,關(guān)鍵功能部件中的復雜電子硬件出現(xiàn)亞穩(wěn)態(tài)傳輸問題會給飛機帶來嚴重安全隱患。對于機載復雜電子硬件跨時鐘域同步電路,必須對其進行全面的驗證,以保證設(shè)計的功能正確性和系統(tǒng)可靠性。論文對機載復雜電子硬件跨時鐘域同步電路的驗證方法進行了研究。首先介紹了當前常用的CDC同步電路,并描述了各同步電路的電路協(xié)議。然后介紹靜態(tài)驗證環(huán)境的搭建、CDC電路結(jié)構(gòu)檢查的操作步驟和常見的設(shè)計錯誤及修正方案,提出了基于Questa CDC工具的同步電路結(jié)構(gòu)檢查方法;介紹SystemVerilog Assertions,提取常用CDC同步電路協(xié)議進行斷言驗證,提出了基于斷言技術(shù)的CDC同步電路協(xié)議驗證方法�；赒uesta CDC的同步電路結(jié)構(gòu)檢查和基于斷言的CDC同步電路協(xié)議驗證,構(gòu)成完整的CDC信號行為特征驗證方法。論文接著對MTBF進行了分析,包括單個觸發(fā)器的MTBF分析和FPGA整體電路的MTBF分析,從而整理出CDC電路風險評估的思路。在該思路的指導下,提出了基于FPGA的亞穩(wěn)態(tài)參數(shù)測量方法。文章最后通過一個實際的項目案例驗證了本文研究提出的機載復雜電子硬件跨時鐘域同步電路驗證方法,包括CDC信號行為特征驗證方法和CDC電路風險評估方法,驗證結(jié)果較好,證明了本文提出的驗證方法的正確性和有效性。
【關(guān)鍵詞】：跨時鐘域 亞穩(wěn)態(tài) MTBF 斷言 FPGA
【學位授予單位】：中國民航大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：V243
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-14
• 1.1 選題背景及研究意義9-11
• 1.1.1 選題背景9-10
• 1.1.2 研究意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-13
• 1.3 論文主要內(nèi)容和結(jié)構(gòu)安排13-14
• 第二章 CDC同步電路的概述14-24
• 2.1 亞穩(wěn)態(tài)14-15
• 2.2 跨時鐘域的主要問題15-17
• 2.2.1 亞穩(wěn)態(tài)的傳播問題15
• 2.2.2 數(shù)據(jù)丟失問題15-16
• 2.2.3 多bit數(shù)據(jù)的重匯聚問題16-17
• 2.3 常用CDC同步電路簡介17-23
• 2.3.1 電平同步器18
• 2.3.2 上升沿檢測同步器18-19
• 2.3.3 脈沖同步器19
• 2.3.4 DMUX19-20
• 2.3.5 MCP傳輸電路20-21
• 2.3.6 握手協(xié)議21-22
• 2.3.7 異步FIFO22-23
• 2.4 本章小結(jié)23-24
• 第三章 CDC信號行為特征驗證方法研究24-34
• 3.1 基于Questa CDC工具的同步電路結(jié)構(gòu)檢查24-27
• 3.1.1 構(gòu)建驗證環(huán)境25-26
• 3.1.2 運行CDC電路結(jié)構(gòu)檢查26
• 3.1.3 分析檢查結(jié)果26-27
• 3.2 基于斷言技術(shù)的CDC同步電路協(xié)議驗證27-32
• 3.2.1 SVA介紹27-29
• 3.2.2 電路協(xié)議的斷言描述29-32
• 3.3 本章小結(jié)32-34
• 第四章 CDC電路風險評估方法研究34-42
• 4.1 MTBF分析34-38
• 4.1.1 單個觸發(fā)器的MTBF分析35-37
• 4.1.2 FPGA電路的MTBF分析37-38
• 4.2 亞穩(wěn)態(tài)參數(shù)測量方法38-41
• 4.2.1 亞穩(wěn)態(tài)生成模塊39
• 4.2.2 亞穩(wěn)態(tài)檢測模塊39-40
• 4.2.3 數(shù)據(jù)記錄及顯示模塊40-41
• 4.3 本章小結(jié)41-42
• 第五章 CDC同步電路驗證方法實踐42-66
• 5.1 設(shè)計簡介42-44
• 5.2 CDC信號行為特征驗證方法的實踐驗證44-52
• 5.2.1 基于Questa CDC的同步電路結(jié)構(gòu)檢查44-49
• 5.2.2 基于斷言的CDC同步電路協(xié)議驗證49-52
• 5.3 CDC電路風險評估方法的實踐驗證52-66
• 5.3.1 基于Virtex-5 的亞穩(wěn)態(tài)參數(shù)測量52-64
• 5.3.2 FPGA整體的MTBF評估64-66
• 第六章 總結(jié)與展望66-68
• 6.1 論文總結(jié)66-67
• 6.2 研究展望67-68
• 參考文獻68-71
• 致謝71-72
• 作者簡介72

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本文編號：832267