【摘要】：伴隨著現(xiàn)代航天航空科學(xué)技術(shù)的快速發(fā)展,在實(shí)際應(yīng)用中對(duì)機(jī)載高速視頻采集提出了越來(lái)越高的要求,而在現(xiàn)在的航空試驗(yàn)以及測(cè)試系統(tǒng)中,對(duì)時(shí)間的精度要求也是越來(lái)越高。因此,基于飛機(jī)測(cè)試試驗(yàn)在實(shí)際應(yīng)用中的需求,本論文設(shè)計(jì)并實(shí)現(xiàn)了高速機(jī)載視頻采集器的時(shí)統(tǒng)模塊,主要的功能就是可以對(duì)接收到的時(shí)間B碼進(jìn)行解調(diào),輸出標(biāo)準(zhǔn)時(shí)間信息,為測(cè)試系統(tǒng)中其他設(shè)備提供統(tǒng)一的時(shí)間標(biāo)準(zhǔn)。IRIG_B格式時(shí)間碼是現(xiàn)在國(guó)際通用的一種常見(jiàn)的進(jìn)行時(shí)間同步的標(biāo)準(zhǔn),使用B碼來(lái)進(jìn)行授時(shí)完全滿(mǎn)足機(jī)載高速視頻采集系統(tǒng)在試驗(yàn)中的要求。本論文以B碼的授時(shí)手段為基礎(chǔ),首先完成機(jī)載高速視頻采集器的時(shí)統(tǒng)模塊的硬件電路設(shè)計(jì),之后使用Verilog HDL硬件語(yǔ)言進(jìn)行了程序設(shè)計(jì),最后對(duì)設(shè)計(jì)完成的板卡進(jìn)行了板卡調(diào)試與系統(tǒng)聯(lián)調(diào),驗(yàn)證了時(shí)統(tǒng)板卡功能的實(shí)現(xiàn)。在進(jìn)行硬件電路的設(shè)計(jì)時(shí),主要根據(jù)實(shí)際的需求以及技術(shù)指標(biāo),借助Altium Designer軟件完成了直流B碼解調(diào)、交流B碼解調(diào)、串口與網(wǎng)口通信以及電源電平轉(zhuǎn)換的電路原理圖設(shè)計(jì)。在進(jìn)行程序設(shè)計(jì)時(shí),本論文選用了業(yè)界應(yīng)用最為廣泛、使用最為流行的Verilog HDL語(yǔ)言,通過(guò)Quartus II平臺(tái)完成程序的設(shè)計(jì)。而且在程序設(shè)計(jì)時(shí)采用了模塊化的設(shè)計(jì)思路來(lái)完成B碼的解調(diào)程序設(shè)計(jì),最終實(shí)現(xiàn)了在FPGA中對(duì)B碼的解調(diào)。這樣的設(shè)計(jì)思路的優(yōu)點(diǎn)在于不僅可以降低在程序設(shè)計(jì)時(shí)的復(fù)雜程度,而且對(duì)于程序在后期進(jìn)行設(shè)計(jì)修改、調(diào)試以及進(jìn)行維護(hù)時(shí)提供很大的方便。在論文的最后,通過(guò)搭建了測(cè)試平臺(tái),對(duì)設(shè)計(jì)完成的板卡進(jìn)行了調(diào)試,不僅對(duì)板卡中各個(gè)板塊進(jìn)行了單獨(dú)的調(diào)試,還將板卡放入設(shè)備中進(jìn)行了系統(tǒng)的聯(lián)調(diào),最終驗(yàn)證了板卡的功能實(shí)現(xiàn)。最終測(cè)試結(jié)果表明:本設(shè)計(jì)中完成的機(jī)載高速視頻采集時(shí)統(tǒng)模塊能夠正確輸出標(biāo)準(zhǔn)時(shí)間,解碼精度達(dá)到1ms,符合設(shè)計(jì)要求的精度;在與設(shè)備聯(lián)調(diào)后,板卡能夠正常工作并向外部提供標(biāo)準(zhǔn)的時(shí)間。本設(shè)計(jì)中完成的時(shí)統(tǒng)板性能比較穩(wěn)定,具有很高的可靠性,另外還具有非常強(qiáng)的保密性,尤其重要的是在調(diào)試時(shí)非常方便,具有很廣泛的實(shí)際應(yīng)用價(jià)值。
【圖文】：

西安電子科技大學(xué)碩士學(xué)位論文邏輯驗(yàn)證階段可以不必過(guò)多考慮門(mén)級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。在本論文的設(shè)計(jì)中，使用的是 QuartusII 13.1 版本的軟件，并采用了 Verilog HDL語(yǔ)言來(lái)完成對(duì) FPGA 的程序設(shè)計(jì)。圖 4.1 給出的是 QuartusII 程序的設(shè)計(jì)界面。

[34]。對(duì)于分頻的仿真如圖 4.3 所示。圖4.3 時(shí)鐘的分頻仿真使用 1MHz 頻率的時(shí)鐘對(duì)信號(hào)脈寬計(jì)數(shù)時(shí)，對(duì)于高電平持續(xù)時(shí)間為 2ms、5ms 和8ms 的代碼的最終標(biāo)準(zhǔn)結(jié)束結(jié)果應(yīng)該為 2000、5000 和 8000，這樣的計(jì)數(shù)結(jié)果數(shù)值相對(duì)來(lái)說(shuō)不是特別的大，在很大程度上節(jié)約了大量的芯片資源，提高對(duì)芯片的利用效率，，另一方面，這 3 個(gè)計(jì)數(shù)計(jì)數(shù)結(jié)果之間相差比較大，即使在外界環(huán)境中存在一定的噪聲干擾，導(dǎo)致計(jì)數(shù)結(jié)果之間出現(xiàn)重疊存現(xiàn)象的情況也基本不會(huì)出現(xiàn)，這就大幅度的避免了對(duì)邏輯出現(xiàn)判斷錯(cuò)誤的可能。將分頻后的周期為 1us 的信號(hào)作為參考基準(zhǔn)，然后在IRIG_B 碼出現(xiàn)高電平時(shí)對(duì)這個(gè)參考基準(zhǔn)進(jìn)行脈沖計(jì)數(shù)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類(lèi)號(hào)】：V243

【參考文獻(xiàn)】

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本文編號(hào)：2670336