【摘要】：針對通航顯示系統(tǒng)DDR內(nèi)存電路對噪聲能量及時序錯誤等要求高的問題,本文采用信號及電源完整性仿真分析的方法,對DDR高速網(wǎng)絡的布局布線進行仿真,完成通航顯示系統(tǒng)DDR內(nèi)存電路的設計。文章主要工作如下:1.根據(jù)通航顯示系統(tǒng)DDR內(nèi)存電路的技術參數(shù)標準和要求,使用Cadence仿真工具對DDR內(nèi)存總線的基本噪聲問題進行仿真分析,完成抑制基本噪聲的布線設計。根據(jù)仿真結(jié)果,確定匹配電阻和端接方式,并對電路的布局布線進行詳細設計。與內(nèi)存電路設計要求相比,提高了約33%的噪聲裕量指標,有效抑制了基本噪聲對系統(tǒng)的影響。2.針對DDR內(nèi)存數(shù)據(jù)及選通信號時序的精準性,基于建立時間和保持時間裕量等參數(shù)對DDR信號進行詳細的時序計算,并使用Cadence軟件對信號進行時序仿真。根據(jù)仿真結(jié)果,確定總線網(wǎng)絡布線長度,并轉(zhuǎn)換成約束規(guī)則指導時序信號布局布線的工作;最后對布線后的時序進行仿真驗證,避免存儲模塊在運行時出現(xiàn)時序錯誤。3.根據(jù)通航顯示系統(tǒng)對DDR內(nèi)存電源模塊高效率的要求,采用Allegro PCB PI Option軟件對該系統(tǒng)的電源模塊進行電源完整性仿真與分析。根據(jù)電源需求分析及歐姆定律,計算并確定系統(tǒng)的目標阻抗,建立電源分配系統(tǒng)模型,并對系統(tǒng)的去耦電容器進行詳細設計;該模型的仿真結(jié)果與系統(tǒng)設計指標相比提高了約27.6%的電源利用率。
【圖文】：

8圖2-1 串擾等效電路dtdnoisemdriverIV L（2-2）dtdVnoisemdriverI C（2-3）公式 2-2 表示傳輸線 CD 由于變化的電流而產(chǎn)生的感應電壓噪聲；公式 2-3 表示傳輸線 CD 由于變化的磁場而產(chǎn)生的感應電流噪聲。（3）總線時序（Timing）時序是高速電路設計中一個復雜的研究領域；在一個時鐘周期內(nèi)，必然產(chǎn)生一定數(shù)量的操作，必須在時序預算中劃分某段時間分配給各種不同的操作[20]。在低頻數(shù)字電路中，信號的處理時間周期較長，時序裕量較多，因此，，無需過多考慮低頻電路的時序計算。而在高速電路中，信號的處理周期較短（皮秒級），且由于高速信號的反射及串擾等信號完整性問題的影響，導致時序裕量減少，為使信號能夠在短時間內(nèi)從發(fā)送端傳輸?shù)浇邮斩�，需進行精確的時序分析與計算。本文涉及到的 DDR 內(nèi)存電路系統(tǒng)中

DDR內(nèi)存設計流程
【學位授予單位】：安徽師范大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：V243

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本文編號：2657476