【摘要】：針對通航顯示系統(tǒng)DDR內(nèi)存電路對噪聲能量及時(shí)序錯(cuò)誤等要求高的問題,本文采用信號及電源完整性仿真分析的方法,對DDR高速網(wǎng)絡(luò)的布局布線進(jìn)行仿真,完成通航顯示系統(tǒng)DDR內(nèi)存電路的設(shè)計(jì)。文章主要工作如下:1.根據(jù)通航顯示系統(tǒng)DDR內(nèi)存電路的技術(shù)參數(shù)標(biāo)準(zhǔn)和要求,使用Cadence仿真工具對DDR內(nèi)存總線的基本噪聲問題進(jìn)行仿真分析,完成抑制基本噪聲的布線設(shè)計(jì)。根據(jù)仿真結(jié)果,確定匹配電阻和端接方式,并對電路的布局布線進(jìn)行詳細(xì)設(shè)計(jì)。與內(nèi)存電路設(shè)計(jì)要求相比,提高了約33%的噪聲裕量指標(biāo),有效抑制了基本噪聲對系統(tǒng)的影響。2.針對DDR內(nèi)存數(shù)據(jù)及選通信號時(shí)序的精準(zhǔn)性,基于建立時(shí)間和保持時(shí)間裕量等參數(shù)對DDR信號進(jìn)行詳細(xì)的時(shí)序計(jì)算,并使用Cadence軟件對信號進(jìn)行時(shí)序仿真。根據(jù)仿真結(jié)果,確定總線網(wǎng)絡(luò)布線長度,并轉(zhuǎn)換成約束規(guī)則指導(dǎo)時(shí)序信號布局布線的工作;最后對布線后的時(shí)序進(jìn)行仿真驗(yàn)證,避免存儲(chǔ)模塊在運(yùn)行時(shí)出現(xiàn)時(shí)序錯(cuò)誤。3.根據(jù)通航顯示系統(tǒng)對DDR內(nèi)存電源模塊高效率的要求,采用Allegro PCB PI Option軟件對該系統(tǒng)的電源模塊進(jìn)行電源完整性仿真與分析。根據(jù)電源需求分析及歐姆定律,計(jì)算并確定系統(tǒng)的目標(biāo)阻抗,建立電源分配系統(tǒng)模型,并對系統(tǒng)的去耦電容器進(jìn)行詳細(xì)設(shè)計(jì);該模型的仿真結(jié)果與系統(tǒng)設(shè)計(jì)指標(biāo)相比提高了約27.6%的電源利用率。
【圖文】：

8圖2-1 串?dāng)_等效電路dtdnoisemdriverIV L（2-2）dtdVnoisemdriverI C（2-3）公式 2-2 表示傳輸線 CD 由于變化的電流而產(chǎn)生的感應(yīng)電壓噪聲；公式 2-3 表示傳輸線 CD 由于變化的磁場而產(chǎn)生的感應(yīng)電流噪聲。（3）總線時(shí)序（Timing）時(shí)序是高速電路設(shè)計(jì)中一個(gè)復(fù)雜的研究領(lǐng)域；在一個(gè)時(shí)鐘周期內(nèi)，必然產(chǎn)生一定數(shù)量的操作，必須在時(shí)序預(yù)算中劃分某段時(shí)間分配給各種不同的操作[20]。在低頻數(shù)字電路中，信號的處理時(shí)間周期較長，時(shí)序裕量較多，因此，，無需過多考慮低頻電路的時(shí)序計(jì)算。而在高速電路中，信號的處理周期較短（皮秒級），且由于高速信號的反射及串?dāng)_等信號完整性問題的影響，導(dǎo)致時(shí)序裕量減少，為使信號能夠在短時(shí)間內(nèi)從發(fā)送端傳輸?shù)浇邮斩耍柽M(jìn)行精確的時(shí)序分析與計(jì)算。本文涉及到的 DDR 內(nèi)存電路系統(tǒng)中

DDR內(nèi)存設(shè)計(jì)流程
【學(xué)位授予單位】：安徽師范大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2019
【分類號】：V243

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本文編號：2657476