本文選題：GPS衛(wèi)星授時 + 邏輯綜合�。� 參考：《北京交通大學(xué)》2017年碩士論文

【摘要】：由于使用具有高精度的原子鐘和地面維護系統(tǒng),衛(wèi)星導(dǎo)航系統(tǒng)能夠提供準確的時間信息,因此衛(wèi)星授時被廣泛應(yīng)用于通信系統(tǒng)、電子系統(tǒng)、軍事領(lǐng)域等需要高精度的時間信息的領(lǐng)域。本論文將對一種低功耗GPS衛(wèi)星授時算法的硬件代碼進行物理實現(xiàn),設(shè)計一款GPS衛(wèi)星授時芯片并對流片結(jié)果進行測試。論文的物理設(shè)計包括從Verilog代碼到tapeout整個流程。首先對RTL代碼進行可測試邏輯綜合(DFT,Design For Test),然后對綜合網(wǎng)表進行靜態(tài)時序分析(Pre-STA)確保時序正確;進行形式驗證,保證電路功能符合設(shè)計要求;根據(jù)可測試性綜合生成的測試協(xié)議文件,使用ATPG(AutomaticTest Pattern Generation)工具對設(shè)計進行自動測試向量生成和測試覆蓋率分析;根據(jù)時序約束文件結(jié)合綜合網(wǎng)表進行自動布局布線(Placing and Routing);提取寄生參數(shù)后再進行靜態(tài)時序分析(Post-STA),最后再次對網(wǎng)表進行形式驗證,確保布局布線后設(shè)計的時序與功能仍然滿足設(shè)計要求;對版圖進行DRC和LVS,導(dǎo)出GDSII版圖進行流片。本論文的芯片電路中除了基本的數(shù)字模塊外,還有兩個模擬模塊集成在芯片中,分別是電壓調(diào)節(jié)器(VREG)和1024x38bits的雙端口隨機存取存儲器(DPRAM),VREG產(chǎn)生1.8V的核心電路電源,DPRAM用來支持GPS衛(wèi)星信號高速捕獲算法。另外,電路還采用了門控時鐘技術(shù),在授時完成后切斷捕獲跟蹤模塊的時鐘來減小功耗。論文采用SMIC 0.18um CMOS工藝對GPS衛(wèi)星授時芯片進行了從RTL硬件代碼到版圖的完整后端設(shè)計,裸芯面積2.16x2.16mm~2,流片測試成功。該款芯片具有低功耗、低成本、小體積的特點,可廣泛應(yīng)用于日常生活中,擁有很可觀的民用市場。
[Abstract]:Because of the use of high-precision atomic clocks and ground maintenance systems, satellite navigation systems can provide accurate time information, so satellite timing systems are widely used in communication systems, electronic systems, The military field and so on need the high precision time information domain. In this paper, the hardware code of a low power GPS satellite timing algorithm is implemented, and a GPS satellite timing chip is designed and the results of the convection chip are tested. The physical design of the thesis includes the whole process from Verilog code to tapeout. First, the RTL code is tested by DFT logic synthesis and design For test, then the static timing analysis of the integrated network table is carried out to ensure the timing is correct, the formal verification is carried out to ensure that the circuit functions meet the design requirements. According to the test protocol file generated by testability synthesis, the automatic test vector generation and test coverage analysis are carried out by using ATPG(AutomaticTest Pattern Generation tool. According to the timing constraint file and the comprehensive network table, the layout and routing is carried out automatically, the parasitic parameters are extracted and the static time sequence analysis is carried out, finally, the formal verification of the network table is carried out again. Ensure that the timing and function of the layout and routing design still meet the design requirements, and the layout of the DRC and LVS, the GDSII layout for streaming. In addition to the basic digital module, there are two analog modules integrated in the chip. Voltage regulator VREG) and 1024x38bits dual port random access memory (DPRAM / VREG) generate 1.8 V core circuit power supply DPRAM to support high speed acquisition algorithm for GPS satellite signals. In addition, the gated clock technology is used to reduce power consumption by cutting off the clock of the capture and tracking module. In this paper, the complete back-end design of GPS satellite timing chip from RTL hardware code to layout is carried out by SMIC 0.18um CMOS process. The bare core area is 2.16x2.16mm / 2, and the chip is tested successfully. The chip has the characteristics of low power consumption, low cost and small volume. It can be widely used in daily life and has a considerable civilian market.
【學(xué)位授予單位】：北京交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：P228.4;TN402

【參考文獻】

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本文編號：1898010