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低諧波失真多位ΣΔ加速度計(jì)接口電路設(shè)計(jì)

發(fā)布時(shí)間:2017-09-03 20:18

  本文關(guān)鍵詞:低諧波失真多位ΣΔ加速度計(jì)接口電路設(shè)計(jì)


  更多相關(guān)文章: 電容式加速度計(jì) ΣΔ調(diào)制器 低諧波失真 多位量化


【摘要】:目前開(kāi)關(guān)電容式微機(jī)械加速度計(jì)在國(guó)內(nèi)外具有很高的研究?jī)r(jià)值,具有眾多優(yōu)點(diǎn)的電容式加速度計(jì)在軍事和民用領(lǐng)域有很好的應(yīng)用前景。加速度計(jì)采用ΣΔ調(diào)制器模塊可以直接得到數(shù)字輸出信號(hào),由于諧波失真對(duì)系統(tǒng)信噪比影響很大,低諧波失真的加速度計(jì)能提高系統(tǒng)精度,多位量化技術(shù)能降低量化誤差,減小量化噪聲,所以本文從降低諧波失真和采用多位量化技術(shù)兩方面出發(fā),對(duì)ΣΔ電容式加速度計(jì)的進(jìn)行設(shè)計(jì)。本文在調(diào)研了加速度計(jì)國(guó)內(nèi)外發(fā)展趨勢(shì)后,對(duì)加速度計(jì)系統(tǒng)及其各模塊的工作原理進(jìn)行了分析。然后以機(jī)械噪聲和接口電路噪聲為加速度計(jì)系統(tǒng)主要噪聲對(duì)電路噪聲進(jìn)行定量分析,并定量分析了電路中導(dǎo)致系統(tǒng)產(chǎn)生諧波失真的非線性來(lái)源。加速度計(jì)表頭選擇真空封裝,明顯改善機(jī)械噪聲。接口電路噪聲受開(kāi)關(guān)電阻、運(yùn)放和參考電壓源影響較大,為減小運(yùn)放噪聲可以在設(shè)計(jì)運(yùn)放時(shí)增加輸入管跨導(dǎo);在前級(jí)檢測(cè)電路中加入CDS技術(shù)能對(duì)電路的1/f噪聲和失調(diào)進(jìn)行降低。對(duì)于系統(tǒng)非線性,優(yōu)化系統(tǒng)參數(shù)提高環(huán)路增益能有效降低非線性。本文設(shè)計(jì)的加速度計(jì)結(jié)構(gòu)采用具有局部負(fù)反饋的前饋結(jié)構(gòu),提高了低頻增益和線性度,系統(tǒng)中加入前置相位補(bǔ)償器彌補(bǔ)由高品質(zhì)因子的敏感結(jié)構(gòu)和高階系統(tǒng)引起的較大相移,保證系統(tǒng)穩(wěn)定。用MATLAB對(duì)敏感結(jié)構(gòu)與調(diào)制器構(gòu)成的四階加速度系統(tǒng)進(jìn)行了建模,對(duì)多位量化、單位量化和考慮失配等情況進(jìn)行仿真,通過(guò)功率譜密度有系統(tǒng)基底噪聲約為-155dB,信噪比為128.9dB,有效位數(shù)為21.11bits。通過(guò)系統(tǒng)級(jí)建模優(yōu)化得到各參數(shù)后,在0.35μm CMOS工藝下,對(duì)各電路進(jìn)行晶體管級(jí)設(shè)計(jì),考慮到多位DAC中存在失配問(wèn)題,利用Modelsim工具進(jìn)行了數(shù)據(jù)加權(quán)平均技術(shù)算法的設(shè)計(jì)。最后在Cadence SpectreVerilog環(huán)境下進(jìn)行系統(tǒng)整體的數(shù)模仿真。系統(tǒng)輸出信噪比為104.3dB,有效位數(shù)為17bits,輸出信號(hào)噪聲小于-135dBV/Hz1/2,噪聲密度約為178ng/Hz1/2,諧波失真小于-110dB。最后對(duì)模擬電路進(jìn)行版圖繪制,將模擬電路版圖和DWA模塊的數(shù)字版圖合并成整體版圖并實(shí)現(xiàn)了后仿,系統(tǒng)輸出信噪比為102.6dB,有效位數(shù)為16bits,諧波失真小于-110dB。
【關(guān)鍵詞】:電容式加速度計(jì) ΣΔ調(diào)制器 低諧波失真 多位量化
【學(xué)位授予單位】:哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2016
【分類(lèi)號(hào)】:TN722.75
【目錄】:
  • 摘要4-5
  • Abstract5-9
  • 第1章 緒論9-20
  • 1.1 課題背景與意義9-10
  • 1.2 國(guó)內(nèi)外研究現(xiàn)狀10-18
  • 1.2.1 國(guó)內(nèi)外加速度計(jì)研究現(xiàn)狀10-15
  • 1.2.2 國(guó)內(nèi)外接口電路研究現(xiàn)狀外15-18
  • 1.3 主要研究?jī)?nèi)容18-20
  • 第2章 ΣΔ 電容式加速度計(jì)工作原理20-29
  • 2.1 引言20
  • 2.2 敏感結(jié)構(gòu)數(shù)學(xué)模型20-21
  • 2.3 前端信號(hào)檢測(cè)原理21-23
  • 2.4 ΣΔ 電容式加速度計(jì)工作原理23-24
  • 2.5 ΣΔ 調(diào)制器原理24-28
  • 2.5.1 過(guò)采樣技術(shù)24-25
  • 2.5.2 噪聲整形原理25-26
  • 2.5.3 多位量化技術(shù)26
  • 2.5.4 數(shù)據(jù)加權(quán)平均技術(shù)26-28
  • 2.6 本章小結(jié)28-29
  • 第3章 加速度計(jì)系統(tǒng)級(jí)分析及建模29-45
  • 3.1 引言29
  • 3.2 加速度計(jì)系統(tǒng)工作原理29
  • 3.3 敏感結(jié)構(gòu)離散化分析29-32
  • 3.4 系統(tǒng)噪聲分析32-36
  • 3.5 系統(tǒng)非線性分析36-39
  • 3.6 加速度計(jì)系統(tǒng)級(jí)設(shè)計(jì)39-44
  • 3.7 本章小結(jié)44-45
  • 第4章 ΣΔ 微加速度計(jì)接口ASIC設(shè)計(jì)45-63
  • 4.1 引言45
  • 4.2 機(jī)械結(jié)構(gòu)電學(xué)模型45-46
  • 4.3 接口電路設(shè)計(jì)46-58
  • 4.3.1 前級(jí)電荷敏感電路設(shè)計(jì)46-48
  • 4.3.2 CMOS開(kāi)關(guān)設(shè)計(jì)48
  • 4.3.3 相位補(bǔ)償器設(shè)計(jì)48-50
  • 4.3.4 運(yùn)算放大器設(shè)計(jì)50-53
  • 4.3.5 調(diào)制器設(shè)計(jì)53-54
  • 4.3.6 DWA模塊設(shè)計(jì)54-55
  • 4.3.7 比較器設(shè)計(jì)55-56
  • 4.3.8 時(shí)鐘控制電路設(shè)計(jì)56-58
  • 4.4 加速度計(jì)系統(tǒng)仿真58-59
  • 4.5 版圖設(shè)計(jì)59-62
  • 4.5.1 布局布線設(shè)計(jì)60
  • 4.5.2 匹配性設(shè)計(jì)60
  • 4.5.3 可靠性設(shè)計(jì)60-61
  • 4.5.4 整體版圖61-62
  • 4.6 本章小結(jié)62-63
  • 結(jié)論63-64
  • 參考文獻(xiàn)64-70
  • 致謝70

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本文編號(hào):787111

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