本文關(guān)鍵詞：基于非晶氧化物半導(dǎo)體薄膜晶體管的低功耗數(shù)字電路設(shè)計(jì)

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【摘要】：非晶氧化物半導(dǎo)體(Amorphous Oxide Semiconductor,AOS)與非晶硅(a-Si)相比有著更高的載流子遷移率,較大的亞閾值斜率和較大的電流開關(guān)比,與多晶硅(Poly-Si)相比有著更好的工藝一致性和較低的制備成本,其已被廣泛研究應(yīng)用于射頻識(shí)別標(biāo)簽。目前,由于金屬氧化物半導(dǎo)體薄膜器件的互補(bǔ)管性能還不一致,不能應(yīng)用互補(bǔ)電路,因此制備的射頻標(biāo)簽功耗較大。降低數(shù)字電路端的功耗對(duì)增大感應(yīng)距離、增加標(biāo)簽的電路規(guī)模、提高通信穩(wěn)定性有著實(shí)際意義。本文主要從三個(gè)方面降低射頻識(shí)別標(biāo)簽數(shù)字電路端的功耗:1)針對(duì)單極反相器的功耗問(wèn)題,在偽CMOS反相器的基礎(chǔ)上進(jìn)行分析,與靜態(tài)電流高度相關(guān)的驅(qū)動(dòng)管管寬被優(yōu)化調(diào)整,調(diào)整后最大靜態(tài)電流降低、輸入晶體管柵面積降低、上升沿速度提高;提出了一種“重下拉”晶體管方案改善偽CMOS反相器,該方案通過(guò)增加兩個(gè)晶體管使輸出管柵極獲得更低的截止電壓以維持無(wú)比邏輯的特性,同時(shí)減少原負(fù)載管的過(guò)驅(qū)動(dòng)電壓和減少最大靜態(tài)電流。2)針對(duì)譯碼電路的功耗問(wèn)題,利用單極互補(bǔ)門改進(jìn)現(xiàn)有的計(jì)數(shù)器+單極或非門方案。單極互補(bǔ)門在互補(bǔ)信號(hào)驅(qū)動(dòng)下具有低靜態(tài)電流的特性,而D觸發(fā)器的輸出信號(hào)即為互補(bǔ)信號(hào),這對(duì)互補(bǔ)信號(hào)在移位鏈寄存器方案中沒(méi)有被充分利用。通過(guò)利用D觸發(fā)器的互補(bǔ)輸出信號(hào)對(duì)基于互補(bǔ)門的3-8線譯碼器進(jìn)行驅(qū)動(dòng),能夠提高3-8線譯碼器的響應(yīng)速度和減少冗余的靜態(tài)電流。3)針對(duì)現(xiàn)有的曼徹斯特編碼方案中需要使用奇數(shù)三倍階環(huán)形震蕩器和異或門倍頻方案的問(wèn)題,D觸發(fā)器中6個(gè)與非邏輯元被重新利用,設(shè)計(jì)出一雙相時(shí)鐘驅(qū)動(dòng)的曼徹斯特編碼單元,該單元只需要單時(shí)鐘及其反相信號(hào)驅(qū)動(dòng),速度功耗比提升。仿真結(jié)果表明,利用“重下拉”晶體管方案改進(jìn)的五階環(huán)形振蕩器功耗相比偽CMOS方案下降了30.8%,用于替換移位鏈驅(qū)動(dòng)電路方案的邏輯元后功耗下降了15.97%;利用計(jì)數(shù)器結(jié)合互補(bǔ)門的驅(qū)動(dòng)方案相比移位鏈寄存器方案功耗降低了29.62%;雙相時(shí)鐘驅(qū)動(dòng)的曼徹斯特編碼單元相比異或門方案功耗速度比下降了49.69%;同時(shí)利用優(yōu)化的邏輯元和優(yōu)化的驅(qū)動(dòng)方案改進(jìn)后,譯碼器電路的平均功耗比移位鏈寄存器方案下降了48.86%。
【關(guān)鍵詞】：氧化物半導(dǎo)體 射頻識(shí)別 低功耗 偽CMOS
【學(xué)位授予單位】：華南理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN321.5
【目錄】：

• 摘要5-7
• Abstract7-13
• 第一章 緒論13-19
• 1.1 非晶氧化物薄膜晶體管簡(jiǎn)介13-14
• 1.2 非晶氧化物薄膜晶體管研究與應(yīng)用現(xiàn)狀14-16
• 1.3 降低射頻識(shí)別標(biāo)簽數(shù)字電路端功耗的研究意義16-17
• 1.4 研究?jī)?nèi)容和論文安排17-19
• 第二章 低功耗反相器的分析與設(shè)計(jì)19-39
• 2.1 現(xiàn)有的單極反相器設(shè)計(jì)19-22
• 2.1.1 電平移位反相器19-20
• 2.1.2 自舉反相器20-21
• 2.1.3 偽CMOS反相器21-22
• 2.2 反相器的基本特性分析22-27
• 2.2.1 二極管連接反相器的靜態(tài)電位分析22-24
• 2.2.2 二極管連接反相器的靜態(tài)電流分析24-25
• 2.2.3 二極管連接擴(kuò)展邏輯元靜態(tài)分析25-27
• 2.3 一種管寬調(diào)節(jié)的方法27-31
• 2.3.1 基于管寬調(diào)節(jié)方法的模型分析27-28
• 2.3.2 反相器晶體管尺寸的具體計(jì)算28
• 2.3.3 與偽CMOS反相器的性能對(duì)比28-31
• 2.4 一種利用“重下拉”晶體管的方法31-39
• 2.4.1 基于“重下拉”晶體管方法的電路模型分析32-33
• 2.4.2 反相器尺寸的具體計(jì)算33-34
• 2.4.3 與偽CMOS反相器的性能對(duì)比34-39
• 第三章 低功耗ROM讀取電路設(shè)計(jì)39-64
• 3.1 現(xiàn)有的讀取電路方案39-42
• 3.1.1 寄存器移位鏈ROM讀取電路39-40
• 3.1.2 計(jì)數(shù)器結(jié)合譯碼器或多路選擇器ROM讀取電路40-42
• 3.2 ROM讀取電路方案42-44
• 3.3 ROM電路44-45
• 3.4 三位格雷碼同步計(jì)數(shù)器電路設(shè)計(jì)45-48
• 3.4.1 三位格雷碼同步計(jì)數(shù)器的性能驗(yàn)證47-48
• 3.5 基于互補(bǔ)門的譯碼器設(shè)計(jì)48-53
• 3.5.1 譯碼器模型及延時(shí)分析48-51
• 3.5.2 與偽CMOS或非門方案的性能比較51-53
• 3.6 兩相時(shí)鐘曼徹斯特編碼電路設(shè)計(jì)53-59
• 3.6.1 基于異或門的曼徹斯特編碼方案簡(jiǎn)介53-55
• 3.6.2 兩相時(shí)鐘曼徹斯特編碼電路55-58
• 3.6.3 與異或門方案的性能比較58-59
• 3.7 環(huán)形振蕩器電路設(shè)計(jì)59-60
• 3.8 復(fù)位電路設(shè)計(jì)60-64
• 第四章 重下拉反相器方案與ROM讀取電路的性能評(píng)測(cè)64-74
• 4.1 重下拉反相器方案環(huán)形振蕩器性能與供電電壓的關(guān)系64-66
• 4.2 重下拉反相器方案環(huán)形振蕩器性能與附加供電電壓的關(guān)系66-68
• 4.3 利用重下拉風(fēng)格邏輯元對(duì)移位鏈寄存器方案進(jìn)行功耗優(yōu)化68-69
• 4.4 利用改進(jìn)的ROM讀取電路進(jìn)行功耗優(yōu)化69-71
• 4.5 完整的ROM讀取電路仿真71-74
• 第五章 總結(jié)與展望74-76
• 參考 文獻(xiàn)76-81
• 攻讀碩士學(xué)位期間取得的研究成果81-82
• 致謝82-83
• 附件83

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