本文關鍵詞：基于UVM的一種總線監(jiān)控電路的驗證技術研究

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【摘要】：芯片設計復雜度不斷加大,驗證在研發(fā)周期中占據(jù)著比設計更多的工作量,同時由于研發(fā)速度加快,芯片研發(fā)周期不斷縮小,有效縮短驗證時間、提高驗證效率成為芯片研發(fā)的重中之重,亦成為亟待解決的問題,受到業(yè)界的高度重視�；诖�,本文重點研究基于UVM的一種總線監(jiān)控電路的驗證技術�；趯偩�監(jiān)控電路驗證的需求分析及不同應用場景,制定了總線監(jiān)控電路的驗證策略和驗證方法,完成了驗證平臺的邏輯結構設計。借助sequence機制、phase機制等UVM關鍵技術,使用System Verilog驗證語言設計了序列發(fā)生部件、驅動器部件以及監(jiān)控器部件等驗證單元,驗證單元集成的驗證平臺可將測試激勵的產(chǎn)生與驅動分離,減少了驗證平臺出錯的幾率,實現(xiàn)了激勵注入、驗證結果對比打印、驗證環(huán)境自動運行、待測設計的行為精確控制等功能。依據(jù)總線監(jiān)控電路的功能點分布及提取結果,設置了基本資源測試、總線監(jiān)控消息輪詢功能測試以及詳細功能測試等四類共計102條驗證用例。使用定向數(shù)值測試與隨機測試相結合的方法對總線監(jiān)控電路仿真驗證,自動生成覆蓋率報告,報告分析結果表明,總線監(jiān)控電路的驗證平臺功能正確,設計符合要求�？偩�監(jiān)控電路的功能覆蓋率達到了100%,代碼覆蓋率達到了97.03%,達到了驗證所要求的指標。相比傳統(tǒng)驗證平臺,驗證用例的設置減少了30%,驗證時間減少了約20%,本驗證平臺可復用到系統(tǒng)級或其他子系統(tǒng)的驗證平臺,可有效地減少驗證時間,提升工作效率。
【關鍵詞】：UVM 驗證方法學 Syetem Verilog 驗證平臺
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN407
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 縮略語對照表11-14
• 第一章 緒論14-20
• 1.1 選題背景及意義14-15
• 1.2 驗證技術發(fā)展及現(xiàn)狀15-18
• 1.2.1 驗證方法學發(fā)展現(xiàn)狀15-17
• 1.2.2 驗證語言發(fā)展現(xiàn)狀17-18
• 1.3 論文主要工作及內容安排18-20
• 第二章 UVM關鍵技術分析20-28
• 2.1 UVM樹形結構20-21
• 2.2 UVM的類21-23
• 2.3 sequence機制23-24
• 2.4 phase機制24-26
• 2.5 factory機制26-27
• 2.6 本章小結27-28
• 第三章 總線監(jiān)控電路的UVM驗證平臺設計28-56
• 3.1 總線監(jiān)控電路驗證的需求分析28-30
• 3.2 總線監(jiān)控電路驗證方案30-34
• 3.2.1 驗證的策略30-33
• 3.2.2 驗證平臺邏輯結構33-34
• 3.3 驗證平臺單元設計34-53
• 3.3.1 事務級數(shù)據(jù)部件設計34-39
• 3.3.2 序列發(fā)送器部件設計39-43
• 3.3.3 驅動器部件設計43-45
• 3.3.4 監(jiān)控器部件設計45-46
• 3.3.5 代理器部件設計46-48
• 3.3.6 接口設計48-49
• 3.3.7 參考模型設計49-51
• 3.3.8 記分板設計51-53
• 3.4 驗證平臺集成53-54
• 3.5 驗證用例創(chuàng)建54-55
• 3.6 本章小結55-56
• 第四章 仿真驗證與報告分析56-70
• 4.1 驗證功能點設置56-57
• 4.2 基本資源測試57-58
• 4.3 總線監(jiān)控消息輪詢功能測試58-62
• 4.4 總線監(jiān)控詳細功能測試62-66
• 4.5 覆蓋率報告66-68
• 4.6 本章小結68-70
• 第五章 總結與展望70-72
• 5.1 總結70-71
• 5.2 展望71-72
• 參考文獻72-74
• 致謝74-76
• 作者簡介76-77

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本文編號：697714