基于新型可重構(gòu)架構(gòu)FPGA(field programmable gate array)的圖計(jì)算加速器同時(shí)具備著性能和能效的優(yōu)勢(shì),滿足復(fù)雜性高、數(shù)據(jù)規(guī)模大和基本操作多變的圖計(jì)算的性能需求.但高效底層硬件代碼的設(shè)計(jì)需要很長(zhǎng)的設(shè)計(jì)周期,而已有的通用編程與開(kāi)發(fā)環(huán)境雖滿足功能要求,但性能差距較大.因此,編程墻的問(wèn)題是影響應(yīng)用開(kāi)發(fā)與加速器性能的重要阻礙之一.設(shè)計(jì)良好的編程與開(kāi)發(fā)環(huán)境是圖計(jì)算加速器進(jìn)一步提升性能且降低開(kāi)發(fā)周期的最重要環(huán)節(jié).高效的編程與開(kāi)發(fā)環(huán)境需要提供便利的應(yīng)用程序接口、擴(kuò)展性強(qiáng)的編程模型、高效的高層次綜合工具、能夠融合軟硬件特性的領(lǐng)域特定語(yǔ)言以及生成高性能硬件代碼.對(duì)FPGA圖計(jì)算的編程與開(kāi)發(fā)環(huán)境做出系統(tǒng)性探索,主要就編程模型、高層次綜合、編程語(yǔ)言以及應(yīng)用程序開(kāi)發(fā)進(jìn)行介紹與分析.此外還對(duì)國(guó)內(nèi)外相關(guān)技術(shù)的發(fā)展進(jìn)行總結(jié)與分析,并針對(duì)本領(lǐng)域相關(guān)開(kāi)放問(wèn)題與挑戰(zhàn)提供了未來(lái)思考.

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【文章目錄】：
1 背景介紹
    1.1 圖計(jì)算的簡(jiǎn)介
    1.2 通用處理器上的圖計(jì)算
    1.3 FPGA的圖計(jì)算加速器
    1.4 FPGA上常用圖算法
    1.5 相關(guān)編程與開(kāi)發(fā)環(huán)境
2 編程模型
    2.1 圖計(jì)算專(zhuān)用編程模型
        2.1.1 以圖元素為中心的編程模型
        2.1.2 其他類(lèi)型的編程模型
    2.2 通用編程模型
3 高層次綜合
    3.1 針對(duì)圖計(jì)算的HLS優(yōu)化
        3.1.1 HLS的并行優(yōu)化
        3.1.2 HLS的訪存優(yōu)化
        3.1.3 HLS的其他優(yōu)化
    3.2 通用HLS的能力評(píng)估
4 編程語(yǔ)言
    4.1 HDL
    4.2 DSL
5 用戶(hù)程序接口
    5.1 封裝核函數(shù)(kernel function)方式
    5.2 指令集架構(gòu)(ISA)方式
    5.3 硬件模塊庫(kù)(hardware module)方式
6 國(guó)內(nèi)外研究進(jìn)展分析
7 開(kāi)放問(wèn)題與挑戰(zhàn)
    7.1 支持復(fù)雜環(huán)境的大圖處理
    7.2 支持底層友好的高層編程
8 總 結(jié)



本文編號(hào)：4024911