全數(shù)字鎖相環(huán)(All-digital Phase Locked Loop,ADPLL)中時間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter,TDC)用于測量數(shù)控振蕩器(Digitally Controlled Oscillator,DCO)輸出時鐘和參考時鐘之間分數(shù)相位差,其分辨率越高,環(huán)路的相位噪聲特性越好。為了提升TDC的測量分辨率,提出了一種對工藝偏差不敏感的環(huán)形互連線插值的TDC結(jié)構(gòu)。本文首先給出了基于互連線插值TDC的系統(tǒng)結(jié)構(gòu),然后提出了一種工藝偏差不敏感的互連線結(jié)構(gòu)實現(xiàn)等延時方法,并給出了環(huán)形的版圖布局方案,最后利用仿真對提出的等延時實現(xiàn)方法進行驗證。實驗結(jié)果表明:該方法即使是在0.18μm CMOS工藝下也能將TDC的分辨率提高至皮秒級。

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圖10仿真2的互連系統(tǒng)

圖1基本TDC結(jié)構(gòu)

圖2基于互連線插值的TDC

圖3互連線插值的TDC的工作原理

本文編號：3885079