發(fā)布時(shí)間：2023-07-24 21:44

　　模數(shù)轉(zhuǎn)換器(ADC,Analog-to-Digital Converter)作為真實(shí)物理世界與數(shù)字世界接口,在航天航空、雷達(dá)、通信、測(cè)控、測(cè)量、醫(yī)療等領(lǐng)域都得到了廣泛的應(yīng)用。在這個(gè)信息爆炸的時(shí)代,信息處理的方式總是向著更高效、更準(zhǔn)確的方向發(fā)展,對(duì)ADC性能的追求是永無(wú)止境的。集成電路工藝的進(jìn)步使得芯片的單位面積集成度越來(lái)越高,晶體管的工作速度越來(lái)越快,這雖然有利于設(shè)計(jì)更快的ADC,卻帶來(lái)了新的挑戰(zhàn)。集成電路工藝的進(jìn)步伴隨著晶體管I-V特性的惡化、本征增益的縮小、供電電壓的降低、柵極漏電流的增加和相對(duì)加工誤差的加大。這些因素惡化了模擬電路的性能,加大了高性能ADC的設(shè)計(jì)難度。此外,相比于集成電路工藝的飛速發(fā)展,電池技術(shù)與芯片散熱技術(shù)的進(jìn)步相對(duì)緩慢。ADC的功耗隨轉(zhuǎn)換速率增加而急劇攀升,使得芯片升溫,性能退化,而且也導(dǎo)致可靠性問(wèn)題。因此,低功耗也是ADC研究的一個(gè)重要主題。在各類(lèi) ADC 中,逐次逼近型(SAR,Successive-Approximation Register)ADC的模擬電路規(guī)模遠(yuǎn)小于數(shù)字電路規(guī)模,在低電壓、低功耗、高速的先進(jìn)工藝上更能體現(xiàn)出其優(yōu)勢(shì),得到了廣泛研究。另一...

【文章頁(yè)數(shù)】：161 頁(yè)

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
ABSTRACT
符號(hào)說(shuō)明
第1章 緒論
    1.1 研究背景
    1.2 SAR ADC的研究現(xiàn)狀
    1.3 本文研究?jī)?nèi)容和貢獻(xiàn)
    1.4 論文結(jié)構(gòu)安排
第2章 逐次逼近型模數(shù)轉(zhuǎn)換器概述
    2.1 ADC的基本概念
        2.1.1 ADC的量化噪聲
        2.1.2 ADC的性能參數(shù)
        2.1.3 ADC的速度、精度與功耗
    2.2 SAR ADC的基本原理和結(jié)構(gòu)組成
    2.3 跟蹤保持電路
        2.3.1 采樣開(kāi)關(guān)的常見(jiàn)結(jié)構(gòu)
        2.3.2 非理想分析
    2.4 DAC
        2.4.1 電容型DAC的結(jié)構(gòu)和原理
        2.4.2 非理想分析
    2.5 動(dòng)態(tài)比較器
        2.5.1 動(dòng)態(tài)比較器的原理
        2.5.2 動(dòng)態(tài)比較器的噪聲
        2.5.3 動(dòng)態(tài)比較器的失調(diào)
        2.5.4 動(dòng)態(tài)比較器的延時(shí)和亞穩(wěn)態(tài)
    2.6 逐次逼近邏輯
        2.6.1 SA邏輯的結(jié)構(gòu)和原理
        2.6.2 同步SA邏輯和異步SA邏輯
    2.7 本章小結(jié)
第3章 異步SAR ADC中高速高能效數(shù)字邏輯的實(shí)現(xiàn)
    3.1 逐次逼近邏輯功耗與速度分析
        3.1.1 延時(shí)分析
        3.1.2 功耗分析
    3.2 高速高能效數(shù)字邏輯設(shè)計(jì)
        3.2.1 直通型逐次逼近邏輯
        3.2.2 自鎖三態(tài)門(mén)
        3.2.3 全擺幅單次觸發(fā)型DFF
    3.3 高速低功耗SAR ADC電路設(shè)計(jì)
        3.3.1 雙比較器順序切換結(jié)構(gòu)
        3.3.2 開(kāi)關(guān)電容DAC
        3.3.3 采樣保持電路
        3.3.4 動(dòng)態(tài)比較器及其亞穩(wěn)態(tài)保護(hù)電路
        3.3.5 異步時(shí)鐘產(chǎn)生電路
    3.4 芯片測(cè)試
        3.4.1 測(cè)試平臺(tái)
        3.4.2 PCB設(shè)計(jì)
        3.4.3 測(cè)試結(jié)果
    3.5 本章小結(jié)
第4章 單通道高速SAR ADC研究與設(shè)計(jì)
    4.1 異步SAR ADC轉(zhuǎn)換速率分析
    4.2 常見(jiàn)單通道高速SAR ADC架構(gòu)
    4.3 雙向試驗(yàn)型異步架構(gòu)
        4.3.1 架構(gòu)思想及原理
        4.3.2 轉(zhuǎn)換速度
        4.3.3 功耗與硬件開(kāi)銷(xiāo)
        4.3.4 失配分析
    4.4 模塊電路設(shè)計(jì)
        4.4.1 DAC
        4.4.2 比較器控制邏輯
        4.4.3 逐次逼近邏輯
        4.4.4 DAC開(kāi)關(guān)控制邏輯
    4.5 仿真結(jié)果
    4.6 本章小結(jié)
第5章 噪聲整形混合架構(gòu)SAR ADC研究與設(shè)計(jì)
    5.1 過(guò)采樣與噪聲整形的原理
        5.1.1 過(guò)采樣技術(shù)
        5.1.2 噪聲整形技術(shù)與∑-△調(diào)制
    5.2 噪聲整形混合架構(gòu)SAR ADC建模
        5.2.1 噪聲整形與SAR ADC的兼容性分析
        5.2.2 參考電壓反饋模型
        5.2.3 采樣反饋模型
    5.3 基于雙誤差反饋通路的噪聲整形SAR ADC系統(tǒng)設(shè)計(jì)
        5.3.1 系統(tǒng)結(jié)構(gòu)與工作過(guò)程
        5.3.2 線性模型
        5.3.3 非理想因素分析
    5.4 關(guān)鍵電路模塊設(shè)計(jì)
        5.4.1 全差分電壓緩沖器
        5.4.2 DAC和模擬相加電路
        5.4.3 四輸入比較器
        5.4.4 時(shí)鐘產(chǎn)生電路
    5.5 仿真與測(cè)試結(jié)果
    5.6 本章小結(jié)
第6章 總結(jié)與展望
    6.1 工作總結(jié)
    6.2 未來(lái)展望
參考文獻(xiàn)
致謝
在讀期間發(fā)表的學(xué)術(shù)論文與取得的研究成果



本文編號(hào)：3836581