發(fā)布時間：2023-03-14 22:00

　　隨著集成電路技術(shù)的發(fā)展,器件性能的提高主要是通過不斷縮小集成電路的特征尺寸。而當特征尺寸縮小到納米尺度,出現(xiàn)了以下問題:(1)隨著時鐘頻率和漏電流功耗的增加,功耗密度也隨之增加,器件功耗的增大嚴重影響器件速度的提高。和傳統(tǒng)的摩爾定律時代相比,在More Moore時代,IC技術(shù)的發(fā)展已從性能驅(qū)動走向功耗驅(qū)動、性能功耗比驅(qū)動。(2)器件的結(jié)構(gòu)越來越復雜,器件結(jié)構(gòu)和材料性能的聯(lián)系、器件的失效機制等相關(guān)研究也存在著一定困難。一種方法是引入新的結(jié)構(gòu)、機理和新的材料,就新材料而言,旨在找到高遷移率溝道材料。此外,納米材料由于納米粒子獨特的量子效應,電場加載下會出現(xiàn)新的物理特性。如何定量描述電場加載下原子尺度各類效應的影響程度,是在未來器件設(shè)計中的關(guān)鍵。要獲得原位、動態(tài)、電場作用下的一體化材料性能與顯微結(jié)構(gòu)間關(guān)系的信息,需要借助原位透射電子顯微鏡。但是,目前基于原位透射電鏡的電學測試難以同時解決接觸面積小、原位構(gòu)建多電極器件、樣品尺寸限制等問題。本文主要針對目前原位電學測試的不足之處,提出了一種基于微納加工技術(shù)的納米尺度多電極電學測試芯片的設(shè)計和制備,通過和堵片相鍵合來搭建一種原位納米多電極電學測...

【文章頁數(shù)】：62 頁

【學位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 引言
    1.2 電子器件發(fā)展現(xiàn)狀及趨勢
    1.3 原位透射電鏡電學測試概述
        1.3.1 原位透射電鏡的電學測試原理及現(xiàn)狀
        1.3.2 原位構(gòu)建單電極電學測試
        1.3.3 原位構(gòu)建多電極電學測試
    1.4 論文的研究內(nèi)容及意義
第二章 原位納米電學測試芯片的設(shè)計和制備
    2.1 引言
    2.2 原位納米電學測試芯片的設(shè)計
    2.3 原位納米電學測試芯片的MEMS加工
        2.3.1 工藝流程
        2.3.2 版圖設(shè)計
        2.3.3 主要工藝討論
    2.4 原位納米電學測試芯片的流片
    2.5 本章小結(jié)
第三章 原位納米電學測試芯片的FIB加工與表征
    3.1 引言
    3.2 FIB工作原理
    3.3 芯片的FIB加工
    3.4 結(jié)果與討論
    3.5 本章小結(jié)
第四章 堵片的加工及其與芯片的鍵合
    4.1 引言
    4.2 STM-TEM原位電學測試
    4.3 堵片的設(shè)計與加工
        4.3.1 堵片的微納加工
        4.3.2 堵片的3D打印
    4.4 堵片和芯片的鍵合
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 工作總結(jié)
    5.2 工作展望
致謝
參考文獻
作者簡介



本文編號：3762831