隨著移動(dòng)通信技術(shù)的不斷發(fā)展,使得移動(dòng)通信設(shè)備的更新?lián)Q代速度越來越快,消費(fèi)者選擇一款產(chǎn)品不再局限于產(chǎn)品的基本功能,在很大程度上也會(huì)關(guān)注產(chǎn)品的性能和續(xù)航能力。如何在有限的項(xiàng)目周期里,在保證SoC芯片實(shí)現(xiàn)正常功能的基礎(chǔ)上,最大限度地提高芯片的性能,同時(shí)降低芯片的功耗,這對(duì)芯片開發(fā)人員來說是個(gè)很大的挑戰(zhàn)。為了應(yīng)對(duì)這一挑戰(zhàn),業(yè)界對(duì)于硅前功能驗(yàn)證已經(jīng)相繼推出了UVM等各種方法學(xué),并且引入了動(dòng)態(tài)仿真、靜態(tài)檢查、硬件加速等多種驗(yàn)證方法及手段。對(duì)于硅前功耗分析,EDA工具廠商在近幾年也已發(fā)布了用來在流片前分別對(duì)RTL和門級(jí)網(wǎng)表做功耗評(píng)估的Power Artist,PTPX等EDA工具。但對(duì)于硅前性能分析,目前業(yè)內(nèi)還沒有標(biāo)準(zhǔn)的流程和專門的EDA工具,也沒有統(tǒng)一的量化SoC芯片性能的指標(biāo)以及要達(dá)到的目標(biāo),也沒有行之有效的性能分析和優(yōu)化的方案。本文基于實(shí)習(xí)期間參與的移動(dòng)基帶SoC芯片項(xiàng)目,通過研究和分析SoC芯片的架構(gòu)及內(nèi)部的數(shù)據(jù)通路,提出了一種對(duì)SoC芯片傳輸性能分析和優(yōu)化的方案;并且通過研究SoC芯片內(nèi)部的LPDDR4內(nèi)存控制器的結(jié)構(gòu)和功能及SoC芯片里使用的標(biāo)準(zhǔn)的AXI數(shù)據(jù)傳輸總線,得到了一套衡量SoC... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：101 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

AXI寫通道示意圖

2.5 為 AXI 讀通道的結(jié)構(gòu)示意圖，可以看出讀通道由讀地址控制通道兩個(gè)通道構(gòu)成。圖 2.6 為 AXI 讀突發(fā)傳輸?shù)氖疽鈭D，可以看出當(dāng) Mas突發(fā)傳輸時(shí)，Master 會(huì)先通過讀地址控制通道發(fā)送 ARVALID，ARAE 給 Slave，然后等待 Slave 將 ARREADY 信號(hào)拉高。當(dāng)檢測(cè)到 SLAV

如今的 SoC 芯片中的 Master 都支持 outstanding 操作，如圖 2.9 所示，AXI 協(xié)議中的 outstanding 操作指當(dāng)前一筆讀或?qū)懙耐话l(fā)傳輸中讀寫數(shù)據(jù)還沒傳輸完畢時(shí)便可發(fā)起另外幾筆突發(fā)傳輸，其中在第一筆突發(fā)傳輸結(jié)束之前可以一次性連續(xù)發(fā)起讀寫命令的個(gè)數(shù)即就是 Master 具體的 outstanding 能力。

【參考文獻(xiàn)】：
期刊論文
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博士論文
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碩士論文
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[3]基于UVM的AXI4總線協(xié)議接口IP驗(yàn)證的研究與實(shí)現(xiàn)[D]. 李兆斌.暨南大學(xué) 2017
[4]非易失性存儲(chǔ)器在電源管理芯片中的設(shè)計(jì)應(yīng)用[D]. 孫鵬.西安電子科技大學(xué) 2017
[5]基于AMBA總線模塊的傳輸性能可視化工具開發(fā)[D]. 楊亮.西安電子科技大學(xué) 2017
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[7]基于CoreConnect總線的DDR3控制器設(shè)計(jì)與驗(yàn)證[D]. 劉奕蒲.西安電子科技大學(xué) 2016
[8]基于UVM的高效驗(yàn)證平臺(tái)設(shè)計(jì)及可重用性研究[D]. 黃欣.上海交通大學(xué) 2014
[9]高性能DDR3/LPDDR2 SDRAM控制器設(shè)計(jì)及軟件驗(yàn)證[D]. 王海燕.電子科技大學(xué) 2014
[10]基于AXI總線的SoC架構(gòu)設(shè)計(jì)與分析[D]. 胡景華.上海交通大學(xué) 2013



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