近年來,我國的集成電路產(chǎn)業(yè)發(fā)展迅速,陸續(xù)涌現(xiàn)出不少優(yōu)秀的半導體公司,很多公司、研究所和高校也將目光放在了高性能集成電路研究上,高性能集成電路的高工作頻率、低功耗等特點要求必須采用先進半導體制造工藝進行制造。在此背景下,集成電路產(chǎn)品的可靠性是其具有國際競爭力的重要保障。對此,本論文開展了先進工藝下集成電路ESD全芯片防護的研究工作。本文講解了ESD的基本概念,通過統(tǒng)計數(shù)據(jù)說明ESD引起集成電路失效帶來的損失之大,對集成電路的ESD防護研究迫在眉睫。在急需對集成電路進行ESD防護的基礎(chǔ)上,引出ESD防護設(shè)計的基礎(chǔ)概念,介紹ESD防護設(shè)計窗口在ESD設(shè)計中的指導作用。講解二極管、BJT管、MOS管和SCR等器件的ESD工作原理。說明常規(guī)SCR的瞬態(tài)特性不符合ESD設(shè)計窗口,引入MLSCR、LVTSCR等低觸發(fā)電壓SCR的原理分析。由于為了進行電平兼容,先進工藝下的部分I/O會工作在高壓下,高壓I/O的ESD防護需要投入更大精力。ESD全芯片防護首先需要研究ESD器件的性能,本文基于28nm CMOS工藝對二極管、MOS管、低觸發(fā)電壓SCR以及Cascode器件進行研究。其中二極管與MOS管的... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：80 頁

【學位級別】：碩士

【部分圖文】：

ESD設(shè)計窗口

電子科技大學碩士學位論文10對CDM的放電形式產(chǎn)生較大影響，因此沒有一個準確的CDM等效模型。簡化的CDM模型等效電路如圖2-4所示，其中CCDM表示芯片電容，RCDM是芯片外部通路的電阻，以1kVCDM事件為例，典型的模型參數(shù)為：CCDM為10pF，DUT電阻RL為10Ω，DUT電感LS為10nH[33]。由于CDM模型參數(shù)與集成電路封裝形式、集成電路位置、環(huán)境濕度、接觸物體材料與形狀等諸多因素相關(guān)，因此CDM等效模型的充電電容、寄生電阻、寄生電感等參數(shù)需要根據(jù)具體場景來調(diào)整。LSRLCCDMKRCDMDUT圖2-4典型的CDM等效模型人體模型HBM、機器模型MM和器件充電模型CDM的放電脈沖波形如圖2-5所示[34]�？梢钥闯�，CDM的脈沖上升時間遠小于HBM和MM，CDM脈沖上升時間通常約為0.3ns，脈沖持續(xù)時間在10ns以內(nèi)，雖然CDM的持續(xù)時間很短，但其放電峰值電流能達到15安培以上，因此對集成電路的破壞性較大，尤其當集成電路工藝進入納米量級后，隨著變薄場效應管的柵氧化層變薄，氧化層擊穿電壓降低，集成電路面臨CDM時的損壞風險大大增加。圖2-5HBM、MM和CDM的放電波形圖2.2.2傳輸線脈沖（TLP）測試模型人體模型（HBM）、機器模型（MM）和器件充電模型（CDM），都能用于測

電子科技大學碩士學位論文12測試的描點數(shù)據(jù)，每次TLP脈沖過后，TLP系統(tǒng)產(chǎn)生強度相同的直流電壓（VDD）測試DUT的漏電特性，通過多次“TLP-直流-TLP-直流-…”的循環(huán)，將所有的描點數(shù)據(jù)擬合，如圖2-8（b）所示，即可得到DUT的TLP測試I-V特性曲線和漏電流曲線。圖2-7TLP系統(tǒng)示意圖漏電流曲線（TLP電流-漏電流）IV曲線（TLP電壓-TLP電流）TLP電壓（V）漏電流（A）TLP電流（A）(a)(b)圖2-8典型的TLP測試曲線圖(a)TLP脈沖電流、電壓隨時間變化曲線;(b)TLPI-V特性曲線由于TLP脈沖參數(shù)的可控制性以及TLP脈沖方波信號的可重復性，TLP測試的結(jié)果十分穩(wěn)定。并且TLP通常采用的脈沖寬度為100ns，脈沖上升時間為10ns，因此TLP可以用來近似地表征HBM測試結(jié)果，從圖2-8（b）中可以得到設(shè)計窗口中所提到的Vt、Vh、It2等關(guān)鍵數(shù)據(jù)，通過It2可以換算出被測器件可耐受的最大HBM電壓，換算方法如公式(2-1)所示，其中Ron為被測器件的開啟電壓。由于Ron通常為數(shù)歐姆，大尺寸器件的Ron甚至小于1歐姆，因此可以忽略Ron，得到簡化的HBM電壓換算公式，如公式（2-2）所示。

【參考文獻】：
期刊論文
[1]Improving robustness of GGNMOS with P-base layer for electrostatic discharge protection in 0.5-μm BCD process[J]. 侯飛,陳瑞博,杜飛波,劉繼芝,劉志偉,劉俊杰.  Chinese Physics B. 2019(08)

博士論文
[1]ESD保護器件研究及其在電路協(xié)同設(shè)計中的應用[D]. 黃曉宗.電子科技大學 2017
[2]集成電路高壓ESD防護器件的研究[D]. 梁海蓮.江南大學 2014
[3]先進工藝下集成電路的靜電放電防護設(shè)計及其可靠性研究[D]. 馬飛.浙江大學 2014
[4]CMOS射頻集成電路片上ESD防護研究[D]. 杜曉陽.浙江大學 2009

碩士論文
[1]基于BCD工藝的ESD器件性能研究與優(yōu)化[D]. 劉毅.電子科技大學 2015
[2]新型Nanowire器件的測試、建模與仿真[D]. 張國彥.電子科技大學 2015



本文編號：3527375