指出鍺硅高遷移率材料與高k柵介質(zhì)之間界面接觸存在問題,并介紹了能夠優(yōu)化界面的方法,即鈍化工藝�？偨Y(jié)了目前針對鍺硅材料的四種鈍化工藝,即硫化處理、氮化處理、硅帽層和氧化處理。與其他三種鈍化工藝相比,氧鈍化工藝不僅可以得到最低的界面態(tài)密度,而且對載流子遷移率和器件驅(qū)動性能影響最小。詳細(xì)介紹了三種氧鈍化工藝,包括等離子體氧化、高壓氧化和臭氧氧化。其中,高k介質(zhì)淀積后的臭氧氧化方案不僅可以在低溫條件下形成高質(zhì)量的界面層,還具有原位性和各向同性等特性,符合7/5 nm工藝技術(shù)節(jié)點(diǎn)三維器件集成技術(shù)的要求。最后對鈍化工藝的發(fā)展趨勢進(jìn)行了展望。 

【文章來源】：微納電子技術(shù). 2020,57(11)北大核心

【文章頁數(shù)】：8 頁

【部分圖文】：

界面態(tài)密度和相對于價帶邊緣能量的關(guān)系[13]

在2013年，J.H.Han等人[14]在SiGe材料上先淀積一薄層Al2O3，然后采用N2作氣體源的N等離子體對SiGe氮化進(jìn)行了研究，其Dit與等效氧化層厚度（dEOT）的關(guān)系曲線如圖3[14]所示（圖中d1st-Al2O3和d2nd-Al2O3分別為第一層和第二層Al2O3薄膜的厚度）。可見，該方案獲得的Dit僅約為3×1011 cm-2·eV-1，而dEOT僅增加0.2～0.3 nm。這是由于通過以N2為氣體源的N等離子體鈍化可以有效限制Ge在SiGe表面上聚集，并且預(yù)先淀積一層Al2O3層，可以降低等離子對SiGe界面造成的損傷。另外，較高的功率條件下Dit顯著增加主要是由于Al2O3層太薄，等離子體處理造成了SiGe薄膜的損傷引起的。雖然溫度相對較低的高k材料淀積后等離子體氮化處理工藝可以在平面器件上獲得較好的Dit，但對FinFET或堆疊納米片等三維器件來說，等離子體鈍化的方法很難保證鈍化的均勻性。

2010年，Intel公司將Si帽層技術(shù)應(yīng)用于Ge量子阱晶體管（QWFET）中[20]，圖4為該器件的載流子遷移率與反型層空穴密度的關(guān)系曲線。可見，與沒有Si帽層相比，Si帽層可以使Dit有效降低到1.8×1011～9×1011 cm-2·eV-1水平，載流子遷移率提升5～10倍。另外，盡管1.4 nm Si帽層的界面特性好于0.6 nm Si帽層，但載流子的遷移率卻顯著降低，這主要是由于相對較厚的Si帽層分壓增加所致。此外，2018年，GF公司[21]通過在Ge原子數(shù)分?jǐn)?shù)為20%的SiGe Fin上生長Si外延層的方案實(shí)現(xiàn)了應(yīng)用Si帽層鈍化在SiGe器件的基礎(chǔ)上構(gòu)造集成電路，其Dit自未使用Si帽層的9×1011 cm-2·eV-1降低至使用Si帽層技術(shù)的2×1011 cm-2·eV-1，如圖5[21]所示（星標(biāo)是使用Si帽層），性能的提高是由于移動性和短信道效應(yīng)的改善所致。


本文編號：3292419