采用全局斬波的多位量化Delta-Sigma ADC的設計
發(fā)布時間：2020-11-13 20:24
隨著數(shù)字集成電路設計的蓬勃發(fā)展,作為模擬信號與數(shù)字信號轉換橋梁的ADC對數(shù)字電路的作用也就顯得尤為重要。其中Δ-Σ(Delta-Sigma)ADC以其高精度特性、較低的模擬電路設計復雜度以及與數(shù)字模塊良好的兼容性在低頻測量、音頻等領域備受重視。特別是對直流失調、1/f噪聲的抑制以及精度的提升一直是該領域研究的熱點。本文首先介紹了Δ-ΣADC的研究背景,并以國內外發(fā)展現(xiàn)狀為基礎進行分析總結。然后從原理上詳細分析了Δ-Σ調制器、多位量化技術及動態(tài)元件匹配、數(shù)字抽取濾波器和全局斬波技術。在分析系統(tǒng)傳遞函數(shù)之后,建立調制器的行為級模型,采用4階4位量化、改進的CIFF(Cascaded Integrators Feed-Forward)結構,并考慮多位反饋DAC的非線性影響建立了數(shù)字加權平均(DWA)的模型,之后配合調制器的設計建立了數(shù)字抽取濾波器的行為級模型,進行了完整Δ-ΣADC的行為級仿真,確保了系統(tǒng)的穩(wěn)定性并得到了后續(xù)電路設計的指標。在此基礎上,設計了以開關電容為基礎的調制器電路,其中DWA作為調制器的數(shù)字校正模塊通過RTL代碼實現(xiàn);數(shù)字濾波器采用直接級聯(lián)型的5級積分梳狀濾波器(CIC filter),輸出為24位的數(shù)字碼;配合模擬調制器以及數(shù)字濾波器的工作實現(xiàn)了全局斬波技術,前級斬波開關采用帶虛擬管的CMOS對管結構,后級斬波采用數(shù)字電路實現(xiàn),仿真結果表明,在38.4k Hz的采樣頻率下,信號帶寬75~1.2k Hz可調,整體ADC的信噪失真比SNDR最高可達為123.6d B,有效位數(shù)為20.4bits,諧波失真在-130d B左右。采用華虹350nm CMOS工藝完成整體ADC的版圖設計,其中模擬模塊采用全定制的設計方法,數(shù)字部分通過綜合自動布局布線生成版圖,最終整體版圖核心面積為2mm×0.8mm。并對調制器模塊進行了后仿,調制器所達到的SNDR為120.4d B,3次諧波失真-115d B,達到了設計指標。
【學位單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN792
【部分圖文】：
圖 1-1 Jose R. Custodio 文中的調制器結構[19]a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻[19]中輸入信號為-7dBFS 時的 Delta-Sigma 調制器 fft 分析對比015 年，N.Y.Sutri 和 J.O.Dennis 針對使用斬波穩(wěn)定技術的調制器中的噪聲術做出分析，并且該技術主要應用于CMOS-MEMS傳感器讀取接口電路中獻主要探討了在使用斬波開關時所產(chǎn)生的噪聲，并從 CMOS 管的類型、
- 3 -a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻[19]中輸入信號為-7dBFS 時的 Delta-Sigma 調制器 fft 分析對比2015 年，N.Y.Sutri 和 J.O.Dennis 針對使用斬波穩(wěn)定技術的調制器中的噪聲最小化技術做出分析，并且該技術主要應用于CMOS-MEMS傳感器讀取接口電路中。這篇文獻主要探討了在使用斬波開關時所產(chǎn)生的噪聲，并從 CMOS 管的類型、寬長比以及 Dummy 開關的使用來降低斬波穩(wěn)定技術中的額外噪聲。圖 1-3 給出了使用 Dummy 開關降低噪聲的仿真結果[20]。
a) 不使用 dummy 開關 b) 使用 dummy 開關圖 1-3 參考文獻[20]中 Dummy 開關對噪聲的影響2016 年，Yousof Mortazavi 等人設計了一款基于脈沖寬度調制技術的（PW-ΣADC，利用脈沖的持續(xù)時間而不是電壓電流作為其閉環(huán)系統(tǒng)的模擬操作制器采用一階 3-b 型的結構，使用 0.18μm CMOS 工藝，整體面積75mm2，測試結果顯示在 2MHz 帶寬時 SNR 達到 45.1dB[21]。2018 年，Dak 等人設計了一款使用片上 DAC 校正技術的高速連續(xù)時間的多位量化 Δ-，使用高線性度合并輸入反饋 Gm-C 積分器提高轉換器的線性度并降低功求反饋 DAC 共模與輸入信號共模相匹配，還提出了一種用于電流轉向C 的偏置電路，以將其輸出共模與 PVT 上的輸入信號共模相匹配。在 2.8率下工作的 70 MHz 帶寬三階調制器的仿真結果顯示，使用所提出的動態(tài)可以使帶內噪聲提高 2.8 dB，SNDR 達到 72dB，并且保持了跨 PVT 的共求[22]。.2 國內研究現(xiàn)狀
【參考文獻】
本文編號：2882602
【學位單位】：哈爾濱工業(yè)大學
【學位級別】：碩士
【學位年份】：2018
【中圖分類】：TN792
【部分圖文】：
圖 1-1 Jose R. Custodio 文中的調制器結構[19]a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻[19]中輸入信號為-7dBFS 時的 Delta-Sigma 調制器 fft 分析對比015 年，N.Y.Sutri 和 J.O.Dennis 針對使用斬波穩(wěn)定技術的調制器中的噪聲術做出分析，并且該技術主要應用于CMOS-MEMS傳感器讀取接口電路中獻主要探討了在使用斬波開關時所產(chǎn)生的噪聲，并從 CMOS 管的類型、
- 3 -a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻[19]中輸入信號為-7dBFS 時的 Delta-Sigma 調制器 fft 分析對比2015 年，N.Y.Sutri 和 J.O.Dennis 針對使用斬波穩(wěn)定技術的調制器中的噪聲最小化技術做出分析，并且該技術主要應用于CMOS-MEMS傳感器讀取接口電路中。這篇文獻主要探討了在使用斬波開關時所產(chǎn)生的噪聲，并從 CMOS 管的類型、寬長比以及 Dummy 開關的使用來降低斬波穩(wěn)定技術中的額外噪聲。圖 1-3 給出了使用 Dummy 開關降低噪聲的仿真結果[20]。
a) 不使用 dummy 開關 b) 使用 dummy 開關圖 1-3 參考文獻[20]中 Dummy 開關對噪聲的影響2016 年，Yousof Mortazavi 等人設計了一款基于脈沖寬度調制技術的（PW-ΣADC，利用脈沖的持續(xù)時間而不是電壓電流作為其閉環(huán)系統(tǒng)的模擬操作制器采用一階 3-b 型的結構，使用 0.18μm CMOS 工藝，整體面積75mm2，測試結果顯示在 2MHz 帶寬時 SNR 達到 45.1dB[21]。2018 年，Dak 等人設計了一款使用片上 DAC 校正技術的高速連續(xù)時間的多位量化 Δ-，使用高線性度合并輸入反饋 Gm-C 積分器提高轉換器的線性度并降低功求反饋 DAC 共模與輸入信號共模相匹配，還提出了一種用于電流轉向C 的偏置電路，以將其輸出共模與 PVT 上的輸入信號共模相匹配。在 2.8率下工作的 70 MHz 帶寬三階調制器的仿真結果顯示，使用所提出的動態(tài)可以使帶內噪聲提高 2.8 dB，SNDR 達到 72dB，并且保持了跨 PVT 的共求[22]。.2 國內研究現(xiàn)狀
【參考文獻】
相關博士學位論文 前2條
1 徐建;高精度ΔΣ調制器的高性能優(yōu)化技術研究[D];浙江大學;2012年
2 吳笑峰;高精度sigma-delta ADC的研究與設計[D];西安電子科技大學;2009年
相關碩士學位論文 前2條
1 王洪穎;低功耗16位精度Delta Sigma ADC的設計[D];哈爾濱工業(yè)大學;2015年
2 郭小梅;18位級聯(lián)Delta-Sigma ADC的設計[D];哈爾濱工業(yè)大學;2015年
本文編號：2882602
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