隨著數(shù)字集成電路設(shè)計(jì)的蓬勃發(fā)展,作為模擬信號(hào)與數(shù)字信號(hào)轉(zhuǎn)換橋梁的ADC對(duì)數(shù)字電路的作用也就顯得尤為重要。其中Δ-Σ(Delta-Sigma)ADC以其高精度特性、較低的模擬電路設(shè)計(jì)復(fù)雜度以及與數(shù)字模塊良好的兼容性在低頻測(cè)量、音頻等領(lǐng)域備受重視。特別是對(duì)直流失調(diào)、1/f噪聲的抑制以及精度的提升一直是該領(lǐng)域研究的熱點(diǎn)。本文首先介紹了Δ-ΣADC的研究背景,并以國內(nèi)外發(fā)展現(xiàn)狀為基礎(chǔ)進(jìn)行分析總結(jié)。然后從原理上詳細(xì)分析了Δ-Σ調(diào)制器、多位量化技術(shù)及動(dòng)態(tài)元件匹配、數(shù)字抽取濾波器和全局?jǐn)夭夹g(shù)。在分析系統(tǒng)傳遞函數(shù)之后,建立調(diào)制器的行為級(jí)模型,采用4階4位量化、改進(jìn)的CIFF(Cascaded Integrators Feed-Forward)結(jié)構(gòu),并考慮多位反饋DAC的非線性影響建立了數(shù)字加權(quán)平均(DWA)的模型,之后配合調(diào)制器的設(shè)計(jì)建立了數(shù)字抽取濾波器的行為級(jí)模型,進(jìn)行了完整Δ-ΣADC的行為級(jí)仿真,確保了系統(tǒng)的穩(wěn)定性并得到了后續(xù)電路設(shè)計(jì)的指標(biāo)。在此基礎(chǔ)上,設(shè)計(jì)了以開關(guān)電容為基礎(chǔ)的調(diào)制器電路,其中DWA作為調(diào)制器的數(shù)字校正模塊通過RTL代碼實(shí)現(xiàn);數(shù)字濾波器采用直接級(jí)聯(lián)型的5級(jí)積分梳狀濾波器(CIC filter),輸出為24位的數(shù)字碼;配合模擬調(diào)制器以及數(shù)字濾波器的工作實(shí)現(xiàn)了全局?jǐn)夭夹g(shù),前級(jí)斬波開關(guān)采用帶虛擬管的CMOS對(duì)管結(jié)構(gòu),后級(jí)斬波采用數(shù)字電路實(shí)現(xiàn),仿真結(jié)果表明,在38.4k Hz的采樣頻率下,信號(hào)帶寬75~1.2k Hz可調(diào),整體ADC的信噪失真比SNDR最高可達(dá)為123.6d B,有效位數(shù)為20.4bits,諧波失真在-130d B左右。采用華虹350nm CMOS工藝完成整體ADC的版圖設(shè)計(jì),其中模擬模塊采用全定制的設(shè)計(jì)方法,數(shù)字部分通過綜合自動(dòng)布局布線生成版圖,最終整體版圖核心面積為2mm×0.8mm。并對(duì)調(diào)制器模塊進(jìn)行了后仿,調(diào)制器所達(dá)到的SNDR為120.4d B,3次諧波失真-115d B,達(dá)到了設(shè)計(jì)指標(biāo)。
【學(xué)位單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位年份】：2018
【中圖分類】：TN792
【部分圖文】：

圖 1-1 Jose R. Custodio 文中的調(diào)制器結(jié)構(gòu)[19]a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻(xiàn)[19]中輸入信號(hào)為-7dBFS 時(shí)的 Delta-Sigma 調(diào)制器 fft 分析對(duì)比015 年，N.Y.Sutri 和 J.O.Dennis 針對(duì)使用斬波穩(wěn)定技術(shù)的調(diào)制器中的噪聲術(shù)做出分析，并且該技術(shù)主要應(yīng)用于CMOS-MEMS傳感器讀取接口電路中獻(xiàn)主要探討了在使用斬波開關(guān)時(shí)所產(chǎn)生的噪聲，并從 CMOS 管的類型、

- 3 -a) 非線性 DAC b) 線性 DAC圖 1-2 參考文獻(xiàn)[19]中輸入信號(hào)為-7dBFS 時(shí)的 Delta-Sigma 調(diào)制器 fft 分析對(duì)比2015 年，N.Y.Sutri 和 J.O.Dennis 針對(duì)使用斬波穩(wěn)定技術(shù)的調(diào)制器中的噪聲最小化技術(shù)做出分析，并且該技術(shù)主要應(yīng)用于CMOS-MEMS傳感器讀取接口電路中。這篇文獻(xiàn)主要探討了在使用斬波開關(guān)時(shí)所產(chǎn)生的噪聲，并從 CMOS 管的類型、寬長(zhǎng)比以及 Dummy 開關(guān)的使用來降低斬波穩(wěn)定技術(shù)中的額外噪聲。圖 1-3 給出了使用 Dummy 開關(guān)降低噪聲的仿真結(jié)果[20]。

a) 不使用 dummy 開關(guān) b) 使用 dummy 開關(guān)圖 1-3 參考文獻(xiàn)[20]中 Dummy 開關(guān)對(duì)噪聲的影響2016 年，Yousof Mortazavi 等人設(shè)計(jì)了一款基于脈沖寬度調(diào)制技術(shù)的（PW-ΣADC，利用脈沖的持續(xù)時(shí)間而不是電壓電流作為其閉環(huán)系統(tǒng)的模擬操作制器采用一階 3-b 型的結(jié)構(gòu)，使用 0.18μm CMOS 工藝，整體面積75mm2，測(cè)試結(jié)果顯示在 2MHz 帶寬時(shí) SNR 達(dá)到 45.1dB[21]。2018 年，Dak 等人設(shè)計(jì)了一款使用片上 DAC 校正技術(shù)的高速連續(xù)時(shí)間的多位量化 Δ-，使用高線性度合并輸入反饋 Gm-C 積分器提高轉(zhuǎn)換器的線性度并降低功求反饋 DAC 共模與輸入信號(hào)共模相匹配，還提出了一種用于電流轉(zhuǎn)向C 的偏置電路，以將其輸出共模與 PVT 上的輸入信號(hào)共模相匹配。在 2.8率下工作的 70 MHz 帶寬三階調(diào)制器的仿真結(jié)果顯示，使用所提出的動(dòng)態(tài)可以使帶內(nèi)噪聲提高 2.8 dB，SNDR 達(dá)到 72dB，并且保持了跨 PVT 的共求[22]。.2 國內(nèi)研究現(xiàn)狀
【參考文獻(xiàn)】

相關(guān)博士學(xué)位論文 前2條

1 徐建;高精度ΔΣ調(diào)制器的高性能優(yōu)化技術(shù)研究[D];浙江大學(xué);2012年

2 吳笑峰;高精度sigma-delta ADC的研究與設(shè)計(jì)[D];西安電子科技大學(xué);2009年

相關(guān)碩士學(xué)位論文 前2條

1 王洪穎;低功耗16位精度Delta Sigma ADC的設(shè)計(jì)[D];哈爾濱工業(yè)大學(xué);2015年

2 郭小梅;18位級(jí)聯(lián)Delta-Sigma ADC的設(shè)計(jì)[D];哈爾濱工業(yè)大學(xué);2015年

本文編號(hào)：2882602