【摘要】：近些年,很多新興領域例如物聯(lián)網(wǎng)(IoT)、自動駕駛汽車和人工智能(AI)的快速發(fā)展引起了數(shù)據(jù)中心和電信基礎設施帶寬需求的快速增長�；诟咚倌�(shù)轉(zhuǎn)換器(ADC)的背板接收器以及相關光纖接收器的發(fā)展將會是下一代通信技術的關鍵。對于這兩種技術來說,超高速模數(shù)轉(zhuǎn)換器(ADC)的發(fā)展是其中一個關鍵的推動因素。多通道并行工作的時間交織型ADC(Time-Interleaved ADC,TI-ADC)被普遍應用在超高速高精度ADC的解決方案中。而對高速時間交織ADC來說,采樣時鐘的質(zhì)量將會影響整體模數(shù)轉(zhuǎn)換器電路的信噪比(SNR)而各個子通道間采樣時鐘的失配將會導致其性能下降甚至功能異常。所以,如何得到一組干凈、穩(wěn)定的多相非交疊采樣時鐘是高速時間交織ADC的重要研究方向�；诟咚贂r間交織ADC的多通道結(jié)構(gòu)及工作原理分析,本論文針對12bit4GSPS時間交織ADC的系統(tǒng)要求,設計了該ADC芯片的時鐘接收及傳送電路。提出了一種基于移位寄存器的多相時鐘發(fā)生電路,并在子通道ADC采樣時鐘輸入端對采樣時鐘進行重定時處理,消除了由于信道不匹配引入的各通道間采樣時鐘的相位誤差,提高了采樣時鐘的可靠性。為解決片外時鐘源輸入到片內(nèi)造成的時鐘信號衰減及串擾,在接收電路前端設計了前置線性均衡器對信號進行濾波,并在后級通過寬帶限幅放大器對衰減的時鐘信號進行放大,通過數(shù)字緩沖器進行整形,最后通過占空比校正電路進行占空比調(diào)節(jié)得到滿足設計要求的主時鐘信號。其中,寬帶限幅放大器的設計對傳統(tǒng)的Cherry-Hooper結(jié)構(gòu)進行改進,結(jié)合電容峰值技術、電容中和技術和特征頻率倍頻技術,極大的拓展了信道帶寬,提高了接收的片外時鐘信號的質(zhì)量�；赥SMC 40nm工藝對電路進行了Hspice仿真。后仿結(jié)果表明,該電路可有效接收片外4GHz高頻時鐘信號,并生成時間交織ADC所需多相非交疊采樣時鐘。總版圖面積約為0.1368mm~2,功耗為33.70mW。同時,滿足占空比調(diào)節(jié)要求及時鐘抖動要求,占空比誤差小于±1%,時鐘抖動小于150fs(RMS值)。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TN792;TN850
【圖文】：

并行式ADC結(jié)構(gòu)框圖

折疊式ADC結(jié)構(gòu)框圖

圖2-3兩步式ADC結(jié)構(gòu)框圖

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本文編號：2778842