【摘要】：在當(dāng)今社會,便攜式數(shù)碼產(chǎn)品因其小體積、低功耗、易于攜帶而擁有廣泛的市場和光明的未來。在視頻技術(shù)領(lǐng)域,CMOS圖像傳感器因其低功耗、小尺寸、與其他電路工藝兼容和高集成度而受到廣泛應(yīng)用。而一個高性能的ADC(模數(shù)轉(zhuǎn)換器)則是圖像傳感器中最重要的組成部分。因此采用標(biāo)準(zhǔn)CMOS工藝設(shè)計一個高性能的ADC成為迫切的要求。隨著工藝尺寸的進(jìn)一步降低,集成電路的規(guī)模急劇增加,數(shù)億只晶體管同時集成在單一芯片上早已成為現(xiàn)實,因此,現(xiàn)代集成電路的設(shè)計不可能依靠人力手工運算來設(shè)計,計算機輔助設(shè)計(EDA)早已成為主流,EDA軟件的興起極大提高了集成電路設(shè)計的效率,同時EDA軟件的開發(fā)和使用也成為一個關(guān)鍵性的問題。本文基于強大的EDA設(shè)計軟件Cadence來實現(xiàn)了一款10位單斜坡(single-slope)ADC的設(shè)計,主要包括雙采樣(CDS)電路、放大器電路、比較器電路、斜坡發(fā)生器等。CDS電路采用傳統(tǒng)的雙采樣電路。放大器采用P型輸入折疊共源共柵結(jié)構(gòu)。通過讓開關(guān)S1比開關(guān)S2提前斷開來有效的抑制開關(guān)溝道電荷注入效應(yīng)和時鐘饋通效應(yīng),提高了模數(shù)轉(zhuǎn)換器的線性度和信噪比。比較器工作速度為100MHz,故采用前置預(yù)放大器加鎖存器的比較器結(jié)構(gòu)。考慮到比較器精度的需求,對前置預(yù)放大器采用輸出失調(diào)存儲技術(shù)進(jìn)行失調(diào)校準(zhǔn)。斜波發(fā)生器采用電流舵的斜波發(fā)生器,為了實現(xiàn)電路結(jié)構(gòu)的優(yōu)化,電流源網(wǎng)絡(luò)采用4位二進(jìn)制和6位溫度計碼的編碼方式。采用Verilog硬件描述語言設(shè)計了帶有復(fù)位功能的10位二進(jìn)制計數(shù)器。并利用Calibre軟件完成了ADC整體的版圖設(shè)計。在UMC110nm CMOS工藝下設(shè)計電路,并利用網(wǎng)表和SPICE仿真工具對ADC各個模塊電路進(jìn)行模擬仿真,電源電壓為1.5V。仿真結(jié)果表明,CDS電路具有良好的采樣功能,并有效的消除了噪聲;比較器工作頻率超過100MHz,失調(diào)電壓小于2mV;基于電流舵DAC的斜波發(fā)生器在100MHz的時鐘控制下,可以產(chǎn)生1V差分模擬斜坡輸出;計數(shù)器也滿足100MHz的頻率要求。對于整體ADC,在輸入信號頻率為46.665KHz,采樣頻率為95KHz的情況下,電路的SNR為58.7dB,SFDR為74.5d B,約合有效位數(shù)ENOB達(dá)到9.46位,基本達(dá)到了設(shè)計要求。
【圖文】：

圖 2 3 ADC 失調(diào)誤差示意圖Gain Error)為 ADC 實際量化曲線的斜率與理想 ADC 存在 1.5LSB 增益誤差時的量DC 量化曲線臺階寬度小于理想值，。80818283848586

808182838485868788圖 2 3 ADC 失調(diào)誤差示意圖 Gain Error)為 ADC 實際量化曲線的斜率與理想量化曲 ADC 存在 1.5LSB 增益誤差時的量化曲線DC 量化曲線臺階寬度小于理想值，，實際量。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：2541584