基于FPGA的概率電路仿真方法研究
發(fā)布時(shí)間:2019-09-05 14:36
【摘要】:隨著IC產(chǎn)業(yè)的發(fā)展,芯片處理速度快速提高的同時(shí)能耗也隨之不斷增大,而隨著CMOS器件尺寸進(jìn)入納米時(shí)代,各類(lèi)內(nèi)部干擾因素對(duì)CMOS器件電學(xué)特性的影響也愈發(fā)明顯。同時(shí),隨著各類(lèi)電子產(chǎn)品的加速普及,人們?cè)谄谕@得更高硬件性能的同時(shí),也希望能夠降低設(shè)備功耗。針對(duì)上述問(wèn)題,研究者們提出了PCMOS概率器件的概念,即輸出并非確定,而是存在概率性錯(cuò)誤的CMOS器件。而為了將PCMOS概率電路應(yīng)用于實(shí)際系統(tǒng)中,就要解決如何對(duì)其進(jìn)行仿真建模的問(wèn)題;贔PGA的硬件仿真方法具有仿真速度快,仿真過(guò)程高度可控等優(yōu)勢(shì),是一種極佳的仿真方式。本文從概率電路底層建模方法出發(fā),對(duì)概率電路基本特性進(jìn)行了全面的介紹,對(duì)概率電路開(kāi)關(guān)模型、門(mén)電路概率模型進(jìn)行了詳盡的分析。隨后對(duì)基于FPGA的概率電路仿真方法的仿真速度進(jìn)行了研究分析,證明了其相對(duì)基于PC的仿真方式的仿真速度優(yōu)勢(shì)。本文介紹了基于FPGA的單級(jí)錯(cuò)誤仿真算法,并分析其電路開(kāi)銷(xiāo)。針對(duì)單級(jí)算法存在的問(wèn)題,提出了一種新的多級(jí)仿真算法,并通過(guò)仿真對(duì)新算法與已有的單級(jí)仿真算法進(jìn)行了對(duì)比分析。仿真結(jié)果表明,多級(jí)算法可以有效的減小電路開(kāi)銷(xiāo),從而擴(kuò)大了FPGA仿真方式的應(yīng)用范圍。本文還針對(duì)如何調(diào)整電路中各概率單元錯(cuò)誤概率的問(wèn)題進(jìn)行了研究。首先介紹了一種三步矩陣構(gòu)建法及其算法過(guò)程,分析了其存在的問(wèn)題,進(jìn)而提出了一種新的基于最速下降法與二分法的概率調(diào)整算法,并對(duì)其算法過(guò)程進(jìn)行了詳細(xì)的分析與仿真,仿真結(jié)果證明了二分速降法令概率調(diào)整過(guò)程更具規(guī)律性和方向性,大大加速了調(diào)整過(guò)程,進(jìn)而提高了整體仿真速度。
【圖文】:
華 中 科 技 大 學(xué) 碩 士 學(xué) 位 論 文表 3-8 不同錯(cuò)誤位寬條件下單級(jí)算法整體電路開(kāi)銷(xiāo)和錯(cuò)誤分辨率類(lèi)別 錯(cuò)誤位寬 錯(cuò)誤分辨率 所需 LUTLUT 增加倍數(shù)所需 FF FF 增加倍1196 36 比特 約 1.45*10-111656 11.08 2827 140.351196 24 比特 約 5.96*10-81244 8.08 2060 102.001196 12 比特 約 2.44*10-4837 5.11 1291 63.551196 8 比特 約 3.90*10-3710 4.18 1031 50.55b14 36 比特 約 1.45*10-1117996 15.01 28199 127.18b14 24 比特 約 5.96*10-812474 10.10 19051 85.60b14 12 比特 約 2.44*10-46956 5.19 9902 44.01b14 8 比特 約 3.90*10-35130 3.56 6837 30.083000
華 中 科 技 大 學(xué) 碩 士 學(xué) 位 論 文表 3-8 不同錯(cuò)誤位寬條件下單級(jí)算法整體電路開(kāi)銷(xiāo)和錯(cuò)誤分辨率類(lèi)別 錯(cuò)誤位寬 錯(cuò)誤分辨率 所需 LUTLUT 增加倍數(shù)所需 FF FF 增加倍1196 36 比特 約 1.45*10-111656 11.08 2827 140.351196 24 比特 約 5.96*10-81244 8.08 2060 102.001196 12 比特 約 2.44*10-4837 5.11 1291 63.551196 8 比特 約 3.90*10-3710 4.18 1031 50.55b14 36 比特 約 1.45*10-1117996 15.01 28199 127.18b14 24 比特 約 5.96*10-812474 10.10 19051 85.60b14 12 比特 約 2.44*10-46956 5.19 9902 44.01b14 8 比特 約 3.90*10-35130 3.56 6837 30.083000
【學(xué)位授予單位】:華中科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2015
【分類(lèi)號(hào)】:TN791;TN432
本文編號(hào):2532274
【圖文】:
華 中 科 技 大 學(xué) 碩 士 學(xué) 位 論 文表 3-8 不同錯(cuò)誤位寬條件下單級(jí)算法整體電路開(kāi)銷(xiāo)和錯(cuò)誤分辨率類(lèi)別 錯(cuò)誤位寬 錯(cuò)誤分辨率 所需 LUTLUT 增加倍數(shù)所需 FF FF 增加倍1196 36 比特 約 1.45*10-111656 11.08 2827 140.351196 24 比特 約 5.96*10-81244 8.08 2060 102.001196 12 比特 約 2.44*10-4837 5.11 1291 63.551196 8 比特 約 3.90*10-3710 4.18 1031 50.55b14 36 比特 約 1.45*10-1117996 15.01 28199 127.18b14 24 比特 約 5.96*10-812474 10.10 19051 85.60b14 12 比特 約 2.44*10-46956 5.19 9902 44.01b14 8 比特 約 3.90*10-35130 3.56 6837 30.083000
華 中 科 技 大 學(xué) 碩 士 學(xué) 位 論 文表 3-8 不同錯(cuò)誤位寬條件下單級(jí)算法整體電路開(kāi)銷(xiāo)和錯(cuò)誤分辨率類(lèi)別 錯(cuò)誤位寬 錯(cuò)誤分辨率 所需 LUTLUT 增加倍數(shù)所需 FF FF 增加倍1196 36 比特 約 1.45*10-111656 11.08 2827 140.351196 24 比特 約 5.96*10-81244 8.08 2060 102.001196 12 比特 約 2.44*10-4837 5.11 1291 63.551196 8 比特 約 3.90*10-3710 4.18 1031 50.55b14 36 比特 約 1.45*10-1117996 15.01 28199 127.18b14 24 比特 約 5.96*10-812474 10.10 19051 85.60b14 12 比特 約 2.44*10-46956 5.19 9902 44.01b14 8 比特 約 3.90*10-35130 3.56 6837 30.083000
【學(xué)位授予單位】:華中科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2015
【分類(lèi)號(hào)】:TN791;TN432
【參考文獻(xiàn)】
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1 劉沁沂;基于概率計(jì)算的FFT實(shí)現(xiàn)[D];電子科技大學(xué);2012年
,本文編號(hào):2532274
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