發(fā)布時(shí)間：2019-06-13 15:26

【摘要】：隨著系統(tǒng)芯片復(fù)雜度的持續(xù)提升,不斷增加的帶寬需求和不可預(yù)測(cè)的線延遲使總線逐步成為提高系統(tǒng)芯片性能的瓶頸.總線仲裁器對(duì)系統(tǒng)芯片的性能起決定作用,所以對(duì)高效仲裁器的研究具有重要意義.鑒于仲裁器賦權(quán)的決策由不依賴硬件結(jié)構(gòu)的仲裁算法確定,所以創(chuàng)建了一種驗(yàn)證仲裁器性能的軟件仿真平臺(tái),并利用該仿真平臺(tái)設(shè)計(jì)了一種基于雙層仲裁器結(jié)構(gòu)和層間判斷的新型仲裁器.仿真結(jié)果表明,新型仲裁器實(shí)際賦權(quán)的比例與目的帶寬比之間的均方差比兩款傳統(tǒng)仲裁器的分別降低了54.4%和50.8%,實(shí)現(xiàn)了賦權(quán)比例與目的帶寬比的逼近.
[Abstract]:With the continuous improvement of the complexity of the system chip, the increasing bandwidth requirements and unpredictable line delay make the bus gradually become the bottleneck to improve the performance of the system chip. Bus arbiter plays a decisive role in the performance of system chip, so the research on efficient arbiter is of great significance. Since the decision of arbiter weighting is determined by arbitration algorithm which does not depend on hardware structure, a software simulation platform is established to verify the performance of arbiter, and a new arbiter based on double-layer arbiter structure and interlayer judgment is designed by using the simulation platform. The simulation results show that the mean square error between the actual weighting ratio and the destination bandwidth ratio of the new arbiter is 54.4% and 50.8% lower than that of the two traditional arbiters, respectively, and the approximation between the weighted ratio and the destination bandwidth ratio is realized.
【作者單位】： 西安電子科技大學(xué)微電子學(xué)院;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61474087)
【分類(lèi)號(hào)】：TN47

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7 唐s，

本文編號(hào)：2498614