【摘要】：設(shè)計了一種基于FPGA快速進位鏈的時間-數(shù)字轉(zhuǎn)換電路.該電路采用延遲內(nèi)插技術(shù),引入雙鏈結(jié)構(gòu)消除建立/保持時間對寄存器陣列輸出結(jié)果的影響,并采用半周期平均延遲測試法,在Xilinx Virtex-4芯片上實測獲得了59.19ps的分辨率.該電路采用使能控制模塊將寄存器陣列輸出結(jié)果的鎖定時間控制在一個時鐘周期內(nèi).使用FPGA Editor軟件對該電路中單級延遲宏單元進行配置,并利用用戶約束文件替代傳統(tǒng)的手工布局布線,使得電路具有可移植性.此外,利用該電路對實測芯片中的CLB組合開關(guān)參數(shù)進行了測試,結(jié)果滿足數(shù)據(jù)手冊中提供的參數(shù)值的范圍.
[Abstract]:A time-to-digital conversion circuit based on FPGA fast carry chain is designed. In this circuit, the delay interpolation technique is adopted, the double-chain structure is introduced to eliminate the influence of the establishment / hold time on the output result of the register array, and the half-period average delay test method is used to measure the resolution of the 59.19ps on the Xilinx Virtex-4 chip. This circuit uses an enabling control module to control the locking time of the output of the register array in a clock cycle. The single-stage delay macro unit in the circuit is configured with FPGA Editor software, and the user constraint file is used to replace the traditional manual layout and routing, which makes the circuit transplantable. In addition, the circuit is used to test the parameters of the CLB combinatorial switch in the measured chip, and the results meet the range of the parameter values provided in the data manual.
【作者單位】： 復旦大學專用集成電路與系統(tǒng)國家重點實驗室;
【分類號】：TN791

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本文編號：2460466