【摘要】：隨著電子器件的工作速度越來(lái)越快,它們所引起的電磁干擾(EMI)的危害也越來(lái)越大。為了消除EMI,人們采取了很多方法,例如時(shí)鐘信號(hào)采用低電壓的差分時(shí)鐘對(duì),交錯(cuò)排列高頻信號(hào)接口,版圖設(shè)計(jì)時(shí)采納特殊技術(shù),以及應(yīng)用展頻時(shí)鐘技術(shù)。在這些方法中,展頻時(shí)鐘技術(shù)能夠消除更高次諧波的能量,從而能更有效地消弱EMI。除此之外展頻時(shí)鐘還能減少系統(tǒng)成本、縮短產(chǎn)品面市時(shí)間,更滿足當(dāng)前商業(yè)的需要。本文完成設(shè)計(jì)了一款800MHz頻率,15dB的EMI衰減的展頻鎖相環(huán)。輸出時(shí)鐘滿足了LPDDR3時(shí)序的要求。在matlab中搭建行為級(jí)模型,實(shí)現(xiàn)各個(gè)模塊的線性模型,完成整個(gè)系統(tǒng)的功能驗(yàn)證。推導(dǎo)整個(gè)鎖相環(huán)的傳輸函數(shù),明確帶寬、相位裕度等關(guān)鍵指標(biāo)與電荷泵充放電流、振蕩器增益、濾波器參數(shù)等部件之間的關(guān)系。對(duì)鑒頻鑒相器的防死區(qū)脈沖的脈沖寬度進(jìn)行優(yōu)化,從電源抑制入手改善了壓控振蕩器的相位噪聲表現(xiàn),并深入分析了振蕩器增益的取值會(huì)帶來(lái)哪些影響,對(duì)其完善。針對(duì)展頻鎖相環(huán)環(huán)路帶寬較窄,正常工作時(shí)達(dá)成鎖定消耗時(shí)間較多的特點(diǎn),自行設(shè)計(jì)改良了快速鎖定模塊。設(shè)計(jì)的高速同步分頻器,對(duì)限制工作速度的關(guān)鍵邏輯節(jié)點(diǎn)重點(diǎn)設(shè)計(jì),使分頻器能夠工作在1.04GHz左右的頻率,為鎖相環(huán)的正常工作留下30%的余量.本文采用的工藝是90 nm高壓CMOS工藝,對(duì)鎖相環(huán)完成了在各種環(huán)境下的仿真,展頻和非展頻工作狀態(tài)都完成了驗(yàn)證,鎖相環(huán)能夠正常輸出800MHz的,具有15dB的EMI衰減的時(shí)鐘信號(hào),展頻情況下仿真得到cycle to cycle jitter的峰峰值為58ps,均方根值為25ps,達(dá)到了論文設(shè)立時(shí)的目標(biāo)。
[Abstract]:As the electronic devices work faster and faster, the electromagnetic interference (EMI) caused by them is becoming more and more harmful. In order to eliminate EMI, many methods have been adopted, such as low voltage differential clock pairs for clock signals, interlaced high frequency signal interfaces, special techniques for layout design, and application of spread frequency clock technology. In these methods, the frequency spread clock technology can eliminate the higher harmonic energy and thus weaken the EMI. more effectively. In addition, frequency spread clock can reduce the system cost, shorten the time to market, and meet the needs of the current business. In this paper, a phase-locked loop with 800MHz frequency and EMI attenuation of 15dB is designed. The output clock meets the requirement of LPDDR3 timing. The behavior model is built in matlab, the linear model of each module is realized, and the function verification of the whole system is completed. The transfer function of the whole PLL is deduced, and the relations between the key parameters such as bandwidth, phase margin and charge pump charge-discharge current, oscillator gain and filter parameters are defined. The pulse width of the anti-dead-zone pulse of the frequency detector is optimized, the phase noise performance of the VCO is improved from the power supply suppression, and the influence of the gain value of the oscillator is analyzed in depth, and the perfection of the pulse width is also given. In view of the narrow bandwidth of frequency-spread phase-locked loop and the consuming time of achieving locking in normal operation, a fast locking module is designed and improved. The design of the high-speed synchronous frequency divider focuses on the key logic nodes which limit the working speed, which enables the divider to work at the frequency of about 1.04GHz, leaving 30% of the allowance for the normal operation of phase-locked loop (PLL). The technology used in this paper is 90 nm high-voltage CMOS process. The phase-locked loop is simulated in various environments, and the working states of spread frequency and non-spread frequency are verified. The PLL can normally output the clock signal of 800MHz with EMI attenuation of 15dB, and the phase-locked loop can normally output the clock signal with the attenuation of EMI of 15dB. Under the condition of spreading frequency, the peak and peak value of cycle to cycle jitter is 58 PS and RMS is 25 PS, which achieves the goal of the paper.
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN602

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本文編號(hào)：2456291